제 1 서브 블록 의 메모리 셀 들 ( MC 1 ~ MC 3 ) 중 제 1 행의 특정 낸드 스트링 에 대응 하 는 메모리 셀 들 ( MC 1 ~ MC 3 ) 중 적어도 하나 가 턴 - 오프 되 면 , 대응 하 는 비트 라인 ( BL ) 및 공통 소스 라인 ( CSL ) 사이 에 채널 이 형성 되 지 않 는다 . 따라서 , 대응 하 는 비트 라인 ( BL ) 으로부터 공통 소스 라인 ( CSL ) 으로 전류 가 흐르 지 않 으며 , 대응 하 는 비트 라인 ( BL ) 의 전압 이 프리 차지 전압 ( Vpre ) 으로 유지 된다 .