본 발명 은 90 nm 이하 의 반도체 트랜지스터 를 제조 하 는 방법 에 관한 것 으로 , ( a ) 반도체 기판 에 게이트 산화 막 , 폴리 실리콘 , 유기 반사 방지 막 , 감광막 을 차례 대로 도포 하 는 단계 와 , ( b ) ArF 광원 과 광 마스크 로 감광막 을 노광 현상 하 여 임계 치수 가 DICD 인 감광막 패턴 을 형성 하 는 단계 와 , ( c ) 감광막 패턴 을 마스크 로 하 여 반사 방지 막 을 식각 하 여 감광막 패턴 아래 에 는 반사 방지 막 이 남 도록 반사 방지 막 패턴 을 형성 하 는 단계 와 , ( d ) 감광막 패턴 을 마스크 로 폴리 실리콘 을 식각 하 여 반사 방지 막 패턴 아래 의 제 1 폴리 실리콘 패턴 과 게이트 산화 막 위 에 만 남 는 제 2 폴리 실리콘 패턴 을 형성 하 는 단계 와 , ( e ) 제 2 폴리 실리콘 패턴 을 제거 하 면서 이 제 2 폴리 실리콘 패턴 아래 에 있 는 게이트 산화 막 도 함께 제거 하 는 단계 를 포함 한다 . 위 단계 ( c ) 에서 감광막 패턴 을 측면 식각 하 여 임계 치수 가 상기 DICD 보다 더 작 은 FICD 인 제 2 감광막 패턴 을 형성 하 고 , 단계 ( c ) 는 Cl 2 / O 2 = 50 / 50 가스 비 , 10 mT 압력 과 40 W 바이어스 전력 조건 에서 진행 된다 .