제 1 절연 층 ( 150 ) 이 제 1 서브 스트링 , 스트링 및 접지 선택 트랜지스터 및 소스 패턴 ( 225 a ) 을 포함 한 반도체 기판 ( 100 ) 전면 을 덮 는다 . 상기 제 1 절연 층 ( 150 ) 에 제 1 게터 링 영역 ( 265 ) 을 형성 한다 . 물론 , 상기 제 1 게터 링 영역 ( 265 ) 은 다수 의 사이트 ( 270 ) 를 포함 한다 . 상기 제 1 게터 링 영역 ( 265 ) 은 상기 제 1 서브 스트링 , 스트링 및 접지 선택 트랜지스터 들 로부터 이격 된다 .