그 다음 , 도 4 b 에 도시 된 바 와 같이 , 게이트 절연 층 ( 15 ) 상 에 반도체 물질 을 적층 하 고 이 를 선택 적 으로 에칭 하 여 상기 게이트 전극 ( 13 a ) 위 에 반도체 층 ( 15 ) 을 형성 한 후 다시 금속 을 적층 하 고 이 를 에칭 하 여 상기 반도체 층 ( 15 ) 위 에 소스 전극 ( 19 a ) 및 드레 인 전극 ( 19 b ) 을 형성 한다 .