도 11 a 에 도시 한 회로 를 제 x 의 로우 어드레스 신호 래치 ( 210 _ x ) 및 제 x 의 컬럼 어드레스 신호 래치 ( 220 _ x ) 로서 적용 함 으로써 , 도 10 c 에 도시 한 회로 를 제 x 의 로우 어드레스 신호 래치 ( 210 _ x ) 및 제 x 의 컬럼 어드레스 신호 래치 ( 220 _ x ) 로서 적용 하 는 경우 와 비교 하 여 트랜지스터 수 를 저감 할 수 있 다 .