상기 래치 - 디 글 리치 회로 ( 200 ) 는 상기 디지털 로직 회로 ( 100 ) 에서 발생 된 제어 신호 ( C 1 , C 2 ) 를 받 아 클럭 신호 ( CLK ) 에 동기 화 시켜 출력 ( OUT , / OUT ) 한다 . 상기 출력 ( OUT , / OUT ) 은 커런트 셀 어레이 ( 미 도시 ) 로 제공 된다 . 상기 래치 - 디 글 리치 회로 ( 200 ) 는 도 1 의 래치 회로 ( 50 ) 와 디 글 리치 회로 ( 60 ) 를 함께 구현 한 것 이 다 . 상기 래치 - 디 글 리치 회로 ( 200 ) 는 두 쌍 의 트랜지스터 들 ( Q 21 , Q 23 , Q 25 , Q 27 ) 이 캐스 코드 결합 되 어 구성 된다 . 우선 제 1 트랜지스터 쌍 ( Q 21 , Q 23 ) 은 게이트 로 클럭 신호 ( CLK ) 를 입력 받 아 상기 제어 신호 ( C 1 , C 2 ) 를 동기 시킨다 . 상기 제 1 트랜지스터 쌍 ( Q 21 , Q 23 ) 은 스위치 로 동작 하 므로 고속 동작 을 위해 NMOS 트랜지스터 로 구현 될 수 있 다 .