본 발명 은 이중 화 된 CPU ( Central Processing Unit ) 보드 ( Board ) 의 중간 에 절체 로직 ( Logic ) 이 구비 된 보드 를 구현 하 여 시스템 절체 에 대한 판단 을 수행 하 도록 한 이중화 시스템 의 절체 회로 에 관한 것 이 다 . 본 발명 은 이중 화 된 CPU 보드 의 중간 에 절체 로직 이 들 어 있 는 보드 , 즉 DPM 을 구현 하 여 시스템 절체 에 대한 판단 을 수행 하 도록 하 는데 , 이때 시스템 절체 를 위한 다수 개 의 신호선 에 대한 회로 구성 을 지닌 백 플레인 ( Backplane ) 또는 통신 라인 을 해당 각 CPU 보드 의 제어기 에 각각 구현 하 며 , 또한 해당 각 제어기 사이 에 DPM 을 설치 하 고 해당 각 제어기 에 구현 된 신호선 과 동일 하 게 이 에 대응 하 는 신호선 의 회로 구성 을 해당 DPM 에 구현 함 으로써 , 이중화 구조 를 가지 는 시스템 의 절체 시 에 발생 할 수 있 는 에러 상황 에 대하 여 하드웨어 적 으로 에러 를 방지 하 며 , 이 에 해당 이중화 시스템 의 절체 를 보다 안정 적 으로 수행 할 수 있 다 .