특히 , 반도체 소자 또는 상기 반도체 소자 가 위치 하 는 대응 패키지 가 적층 될 때 , 반도체 소자 의 프로파일 ( profile ) 을 감조 시키 기 위해 , 그리고 소자 의 후면 상 의 전기 연결 의 형성 을 단순 화 시키 기 위해 , 100 마이크 론 미만 으로 반도체 소자 를 박 층 화 하 는 데 에 대한 관심 이 높 아 지 고 있 다 . 고 체적 집 적 회로 제품 에서 사용 되 는 실리콘 웨이퍼 는 통상 적 으로 200 또는 300 mm 지름 을 가지 며 , 약 750 마이크 론 의 웨이퍼 관통 두께 를 가진다 . 박 층 화 없이 , 연결 을 웨이퍼 를 관통 시킴 으로써 전면 회로 와 연결 되 는 후면 전기 접촉 부 를 형성 하 는 것 은 거의 불 가능 할 것 이 다 . 기계 연삭 ( 후면 연삭 ( back - grinding ) ) 및 연마 ( polishing ) 뿐 아니 라 화학 적 에칭 을 기반 으로 하 는 반도체 - 등급 실리콘 및 화합물 반도체 에 대한 고 효율 박 층화 공정 이 현재 상업 적 으로 사용 되 고 있 다 . 이 들 공정 에 의해 , 웨이퍼 횡단 ( cross - wafer ) 두께 균일성 에 대한 정교 한 제어 를 유지 하 면서 , 소자 웨이퍼 두께 가 수 분 내 에 100 마이크 론 미만 으로 감소 될 수 있 다 .