도 8 을 참조 하 면 , 기판 ( 80 ) 상 에 버퍼 층 ( 82 ) 이 형성 되 어 있 고 , 상기 버퍼 층 ( 82 ) 상부 에 는 채널 영역 ( Ⅳ ) 과 상기 채널 영역 ( Ⅳ ) 의 양측 주변 부인 소오 스 영역 ( Ⅴ ) 및 드레 인 영역 ( Ⅵ ) 을 이루 는 반도체 층 ( 84 ) 이 형성 되 어 있 으며 , 상기 반도체 층 ( 84 ) 상부 의 채널 영역 ( Ⅳ ) 에 는 게이트 절 연막 ( 92 ) , 게이트 전극 ( 94 ) 이 차례 대로 형성 되 어 있 고 , 게이트 전극 을 덮 는 영역 에 는 반도체 층 ( 84 ) 의 소오 스 영역 ( Ⅴ ) 및 드레 인 영역 ( Ⅵ ) 을 각각 노출 시키 는 제 1 , 2 콘 택 홀 ( 86 , 88 ) 을 가지 는 층간 절 연막 ( 96 ) 이 형성 되 어 있 으며 , 층간 절 연막 ( 96 ) 상부 에 는 서로 일정 간격 이격 되게 위치 하 고 상기 제 1 콘 택 홀 ( 86 ) 을 통해 반도체 층 ( 84 ) 의 소오 스 영역 ( Ⅴ ) 과 접촉 되 는 소오 스 전극 ( 98 ) 및 제 2 콘 택 홀 ( 88 ) 을 통해 반도체 층 ( 84 ) 의 드레 인 영역 ( Ⅵ ) 과 접촉 되 는 드레 인 전극 ( 100 ) 이 형성 되 어 있 다 . 상기 반도체 층 ( 84 ) , 게이트 전극 ( 94 ) , 소오 스 전극 ( 98 ) 및 드레 인 전극 ( 100 ) 은 박막 트랜지스터 ( T ) 를 이루 고 , 상기 박막 트랜지스터 ( T ) 를 덮 는 영역 에 는 박막 트랜지스터 ( T ) 를 외부 충격 으로부터 보호 하 고 수분 흡수 를 차단 하 는 보호 층 ( 102 ) 이 형성 되 어 있 다 .