또한 , 제 1 어드레스 신호 ( AS 1 ) 내지 제 n 어드레스 신호 ( ASn ) 의 각각 은 제 1 기간 에 있 어서 로우 어드레스 신호 를 나타내 고 , 당해 제 1 기간 과 다른 기간 인 제 2 기간 에 있 어서 컬럼 어드레스 신호 를 나타내 는 신호 이 다 . 즉 , 도 1 a 에 도시 한 반도체 장치 에서 는 , 당해 제 1 기간 에 있 어서 로우 어드레스 신호 를 로우 어드레스 래치 ( 21 ) 에 저장 하 고 , 또한 당해 제 2 기간 에 있 어서 컬럼 어드레스 신호 를 컬 럼 어드레스 래치 ( 22 ) 에 저장 하 는 것 이 가능 하 다 . 이 에 따라 도 1 a 에 도시 한 반도체 장치 에 있 어서 는 , 로우 어드레스 신호 의 공급 및 컬럼 어드레스 신호 의 공급 을 공통 의 배선 을 통해 행하 는 것 이 가능 하 다 . 그 로 인해 , 당해 반도체 장치 의 핀수 를 저감 하 는 것 이 가능 하 다 .