도 2 ( a ) 를 참조 하 면 , 반도체 기판 ( 21 ) 상부 에 터널 산화 막 ( 22 ) , 제 1 도전 층 ( 23 ) 및 하드 마스크 막 ( 24 ) 을 순차 적 으로 형성 한다 . 제 1 도전 층 ( 23 ) 은 언 도프 트 폴리 실리콘 막 을 이용 하 여 700 ∼ 1500 Å 의 두께 로 형성 하 는데 , 싱글 레벨 셀 에 적용 될 경우 에 는 1000 ∼ 1500 Å 의 두께 로 형성 하 고 , 멀티 레벨 셀 에 적용 될 경우 에 는 700 ∼ 1000 Å 의 두께 로 형성 한다 . 또한 , 하드 마스크 막 ( 24 ) 은 바람직 하 게 는 질화 막 을 이용 하 여 형성 한다 . 그리고 , 액티브 영역 과 필드 영역 을 확정 하 기 위한 소자 분 리 마스크 를 이용 한 리 소 그라피 공정 및 식각 공정 으로 하드 마스크 막 ( 24 ) 을 패 터닝 한다 . 패 터닝 된 하드 마스크 막 ( 24 ) 을 식각 마스크 로 제 1 도전 층 ( 23 ) , 터널 산화 막 ( 22 ) 및 반도체 기판 ( 21 ) 을 소정 깊이 로 식각 하 여 트렌치 ( 25 ) 를 형성 한다 . 트렌치 ( 25 ) 가 형성 됨 과 동시 에 제 1 도전 층 ( 13 ) 이 패 터닝 되 어 플로팅 게이트 패턴 이 확정 된다 . 즉 , 소자 분리 막 을 형성 하 기 위한 트렌치 와 플로팅 게이트 패턴 이 나란 한 방향 으로 확정 된다 . 이후 트렌치 ( 25 ) 가 매립 되 도록 전체 구조 상부 에 절 연막 ( 26 ) 을 형성 한다 .