동일 행 에 있 는 메모리 셀 트랜지스터 MT 의 제어 게이트 는 워드 선 WL 0 ∼ WL 31 중 어느 하나 에 공통 접속 되 고 , 동일 행 에 있 는 메모리 셀 의 선택 트랜지스터 ST 1 , ST 2 의 게이트 는 , 각각 셀렉 트 게이트 선 SGD , SGS 에 공통 접속 되 어 있 다 . 또한 ， 메모리 셀 어레이 ( 2 ) 에서 동일 열 에 있 는 선택 트랜지스터 ST 1 의 드레 인 은 비트 선 BL 0 ∼ BLm ( m 은 자연수 ) 중 어느 하나 에 공통 접속 된다 . 선택 트랜지스터 ST 2 의 소스 는 소스 선 SL 에 공통 접속 된다 . 또한 ， 선택 트랜지스터 ST 1 , ST 2 는 반드시 양쪽 모두 필요 하 지 않 으며 , NAND 셀 을 선택 할 수 있 는 것 이 면 어느 한 쪽 만 이 형성 되 어도 된다 .