제 1 반도체 층 및 버퍼 막 ( 120 ) 상 에 는 제 1 게이트 절 연막 ( 130 ) 이 배치 된다 . 제 1 게이트 절 연막 ( 130 ) 은 적어도 제 1 활성 층 ( 350 ) 상 에 배치 되 고 , 버퍼 막 ( 120 ) 상 에 도 배치 될 수 있 다 . 구체 적 으로 제 1 게이트 절 연막 ( 130 ) 은 제 1 활성 층 ( 350 ) 의 채널 영역 ( 350 c ) 과 중첩 하 는 영역 을 포함 하 여 제 1 스위칭 트랜지스터 ( SCT ) 의 제 2 활성 층 ( 450 ) 이 배치 되 는 영역 에 위치 한 버퍼 막 ( 120 ) 상 에 도 배치 될 수 있 다 . 제 1 활성 층 ( 350 ) 의 채널 영역 ( 350 c ) 과 중첩 하 도록 배치 된 제 1 게이트 절 연막 ( 130 ) 상 에 는 제 1 산화물 층 ( 370 ) 이 배치 되 고 , 버퍼 막 ( 120 ) 상 에 배치 된 제 1 게이트 절 연막 ( 130 ) 상 에 는 제 2 활성 층 ( 450 ) 이 배치 될 수 있 다 . 일 실시 예 에 따른 표시 장치 ( 1 ) 는 구동 트랜지스터 ( DRT ) 와 제 1 스위칭 트랜지스터 ( SCT ) 의 활성 층 들 이 서로 다른 층 에 배치 될 수 있 다 . 다만 , 이 에 제한 되 지 않 으며 , 몇몇 실시 예 에서 구동 트랜지스터 ( DRT ) 와 제 1 스위칭 트랜지스터 ( SCT ) 의 활성 층 들 은 모두 버퍼 막 ( 120 ) 상 에 배치 될 수 도 있 다 .