도 3 ( a ) 는 전통 적 인 전송 라인 ( TL ) 의 특성 임피던스 및 위상 속도 VTL 을 감소 시킬 수 있 는 몇 가지 커패시터 CPL 과 함께 주기 적 으로 로드 되 는 전통 적 인 전송 라인 ( TL ) 에 의해 생성 되 는 저속 파 전송 라인 ( slow wave TL ) 의 등가 회로 이 다 . 그리고 짧 은 물리 적 길이 ( short physical length ) 에서 긴 전기 적 인 길이 ( long electrical length ) 를 달성 할 수 있 다 . 럼프 드 커패시터 들 ( lumped capacitors ) , 단락 된 스터브 들 ( short - circuited stubs ) 등 과 같이 shunting capacitance 을 실현 하 는데 여러 가지 방법 이 있 다 . 그러나 , 본 연구 에서 개방 회로 스터브 ( open - circuited stub ) 는 비아 홀 들 ( via holes ) 이 없 는 단순 한 구조 때문 에 사용 되 며 , 그리고 기생 효과 ( parasitic effects ) 를 덜 갖 는 필요 한 솔 더링 프로세스 들 ( soldering processes ) 이 사용 될 것 이 다 .