본 발명 은 반도체 소자 및 그 제조 방법 에 관한 것 으로 , 더미 영역 에 형성 되 는 비트 라인 분리 트랜지스터 의 게이트 산화 막 에 크랙 ( crack ) 이 유발 되 는 현상 을 방지 하 기 위해 , 활성 영역 을 정의 하 는 소자 분리 막 이 구비 된 반도체 기판 과 , 반도체 기판 상부 에 형성 된 더미 비트 라인 분리 트랜지스터 및 더미 비트 라인 균등화 트랜지스터 와 , 활성 영역 및 더미 비트 라인 균등화 트랜지스터 의 게이트 와 각각 접속 되 는 비트 라인 콘 택 플러그 를 포함 하 여 , 게이트 산화 막 이 얇 게 형성 되 는 경우 에 도 프로브 테스트 나 패키지 번인 테스 트시 게이트 산화 막 에 크랙 이 유발 되 는 현상 을 방지 할 수 있 고 , 이 로 인해 그로스 페일 을 방지 할 수 있 는 기술 이 다 .