본 발명 은 이중 패 터닝 기술 을 이용 한 반도체 소자 의 미세 패턴 형성 방법 에 관한 것 이 다 . 본 발명 에 따른 반도체 소자 의 제조 방법 은 실리콘 기판 상 에 형성 되 는 제 1 산화 막 패턴 을 형성 하 는 단계 ; 상기 제 1 산화 막 패턴 을 식각 마스크 로 하 여 상기 실리콘 기판 을 소정 의 깊이 ( H 2 ) 만큼 식각 하 는 단계 ; 상기 제 1 산화 막 패턴 사이 에 그루브 를 형성 하 도록 , 상기 실리콘 기판 및 제 1 산화 막 패턴 상 의 전면 에 제 1 실리콘 막 패턴 을 형성 하 는 단계 ; 상기 그루브 내 에 , 상기 제 1 산화 막 패턴 의 상면 ( top surface ) 과 높이 가 일치 하 는 상면 을 가지 는 제 2 산화 막 패턴 을 형성 하 는 단계 ; 상기 제 1 실리콘 막 패턴 중 에서 상기 제 2 산화 막 패턴 의 상면 보다 높 은 위치 에 형성 되 는 부분 을 제거 하 여 제 2 실리콘 막 패턴 을 형성 하 는 단계 ; 및 상기 제 2 실리콘 막 패턴 을 가 열처리 하 여 단결정 실리콘 으로 구성 되 는 제 3 실리콘 막 패턴 을 형성 하 는 단계 ; 를 포함 한다 . 본 발명 에 의한 반도체 소자 의 제조 방법 에 따르 면 , 단순 한 공정 을 사용 한 자기 정렬 이중 패 터닝 방법 을 사용 하 여 미세 한 패턴 을 가지 는 반도체 소자 를 제조 할 수 있 다 .