반도체 층 들 ( 10 ', 20 ') 각각 의 상부 에 는 , 상기 활성 영역 들 을 가로지르 는 , 한 쌍 의 선택 라인 들 ( selection lines ) ( GSL , SSL ) 및 M 개 의 워드 라인 들 ( WL ) 로 구성 된 게이트 구조 체가 배치 될 수 있 다 . 게이트 구조 체의 일 측 에 는 소오 스 플러그 들 ( 50 ') 이 배치 되 고 , 게이트 구 조체 의 타 측 에 는 비트 라인 플러그 들 ( 40 ') 이 배치 될 수 있 다 . 비트 라인 플러그 들 ( 40 ') 은 , 워드 라인 들 ( WL ) 을 가로지르 는 , N 개 의 비트 라인 들 ( BL ) 에 각각 접속 될 수 있 다 . 이때 , 비트 라인 들 ( BL ) 은 최 상부 반도체 층 ( 예 를 들 면 , 도 14 에서 제 2 반도체 층 ( 20 ')) 의 상부 에서 워드 라인 들 ( WL ) 을 가로지르 도록 형성 될 수 있 다 . 비트 라인 ( BL ) 의 수 N 은 1 보다 큰 정수 일 수 있 으며 , 바람직 하 게 는 8 의 배수 들 중 한 가지 일 수 있 다 .