NAND 스트링 내 어드레스 된 메모리 트랜지스터 ( 10 ) 가 프로그래밍 되 는 동안 읽혀 지 거나 또는 확인 되 는 경우 , 이 의 제 어 게이트 ( 30 ) 가 적당 한 전압 으로 공급 된다 . 동시 에 , NAND 스트링 ( 50 ) 에서 어드레스 되 지 않 은 나머지 메모리 트랜지스터 는 이 들 의 제어 게이트 에 충분 한 전압 을 인가 하 여 완전히 턴 온 된다 . 상기 방법 으로 , 전도성 경로 는 개별 의 메모리 트랜지스터 의 소스 로부터 NAND 스트링 의 소스 터미널 ( 54 ) 로 효과 적 으로 형성 되 며 , 마찬가지 로 개별 의 메모리 트랜지스터 의 드레 인 에 있 어서 셀 의 드레 인 터미널 ( 56 ) 로 효과 적 으로 형성 된다 . 상기 NAND 스트링 구조 를 갖 는 메모리 장치 는 미국 특허 제 5 , 570 , 315 호 , 제 5 , 903 , 495 호 , 제 6 , 046 , 935 호 에 기술 되 어 있 다 .