도 3 c 를 참조 하 면 , 상기 게이트 패턴 ( 22 ) 의 양측 벽 에 게이트 스 페이서 ( 24 ) 를 형성 한다 . 구체 적 으로 , 상기 게이트 패턴 ( 22 ) 을 갖 는 반도체 기판 ( 20 ) 상 에 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 ( 도시 되 지 않 음 ) 을 적층 한다 . 이때 , 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 은 주로 실리콘 질화 막 을 포함 한다 . 언급 한 바 와 같이 , 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 을 적층 한 후 , 상기 게이트 패턴 ( 22 ) 의 상부 표면 이 노출 될 때 까지 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 을 전면 식각 한다 . 그러면 , 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 은 대부분 이 제거 된다 . 그러나 , 상기 게이트 패턴 ( 22 ) 의 양측 벽 에 는 상기 박막 이 잔류 하 게 되 고 , 그 결과 게이트 스 페이서 ( 24 ) 로 형성 된다 . 그리고 , 상기 게이트 스 페이서 ( 24 ) 의 형성 을 위한 전면 식각 에서 는 상기 게이트 패턴 ( 22 ) 의 하드 마스크 막 ( 22 c ) 의 일부 가 식각 되 는 상황 이 발생 하 기 도 한다 . 이 는 , 상기 하드 마스크 막 ( 22 c ) 이 상기 게이트 스 페이서 ( 24 ) 로 형성 하 기 위한 박막 과 마찬가지 로 실리콘 질화물 을 포함 하 기 때문 이 다 . 그러나 , 상기 게이트 패턴 ( 22 ) 의 상부 표면 인 하드 마스크 막 ( 22 c ) 이 노출 될 때 까지 상기 전면 식각 을 수행 하 면 상기 게이트 패턴 ( 22 ) 의 양측 벽 에 는 게이트 스 페이서 ( 24 ) 가 형성 된다 .