본 개시 의 또 다른 양상 에 따르 면 , 반도체 디바이스 는 , 기판 위 에 제공 된 제 1 아이 솔 레 이 션 절연 층 으로부터 돌출 하 는 핀 구조물 들 , 상기 핀 구조물 들 각각 의 채널 영역 위 에 배치 된 게이트 유전체 층 , 상기 게이트 유전체 층 위 에 배치 된 게이트 전극 층 , 상기 핀 구조물 들 의 소스 / 드레 인 영역 들 위 에 배치 된 병합 된 베이스 반도체 에피 텍 셜 층 및 상기 베이스 반도체 에피 텍 셜 층 위 에 배치 된 캡 반도체 에피 텍 셜 층 을 포함 한다 . 상기 캡 반도체 에피 텍 셜 층 은 상기 병합 된 베이스 반도체 에피 텍 셜 층 과 는 상이 한 격자 상수 를 갖 는다 . 상기 핀 구조물 중 의 하나 위 에 소스 - 드레 인 방향 을 따른 상기 캡 반도체 에피 텍 셜 층 의 표면 은 평평 하 지 않 지만 , 상기 병합 된 베이스 반도체 에피 텍 셜 층 의 표면 보다 더 매끄럽 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 n - 타입 전계 효과 트랜지스터 ( FET ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 크 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 , 상기 캡 반도체 에피 텍 셜 층 상 에 배치 된 , 상기 캡 반도체 에피 텍 셜 층 보다 더 큰 격자 상수 를 갖 는 추가 의 캡 반도체 에피 텍 셜 층 을 더 포함 한다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 베이스 반도체 에피 텍 셜 층 은 SiP , SiC 및 SiCP 중 의 하나 이상 의 층 으로 제조 되 고 , 상기 캡 반도체 에피 텍 셜 층 은 SiGe , Ge 및 GeSn 중 의 하나 로 제조 되 고 , 상기 추가 의 캡 반도체 에피 텍 셜 층 은 SiGe , Ge 및 GeSn 중 의 하나 로 제조 된다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 p - 타입 전계 효과 트랜지스터 ( FET ) 이 고 , 상기 캡 반도체 에피 텍 셜 층 의 격자 상수 는 상기 베이스 반도체 에피 텍 셜 층 의 격자 상수 보다 더 작 다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 반도체 디바이스 는 , 상기 캡 반도체 에피 텍 셜 층 상 에 배치 된 , 상기 캡 반도체 에피 텍 셜 층 보다 더 작 은 격자 상수 를 갖 는 추가 의 캡 반도체 에피 텍 셜 층 을 더 포함 한다 . 전술 한 실시 예 또는 다음 의 실시 예 중 의 하나 이상 에 있 어서 , 상기 베이스 반도체 에피 텍 셜 층 은 SiGe , Ge 및 GeSn 중 의 하나 이상 의 층 으로 제조 되 고 , 상기 캡 반도체 에피 텍 셜 층 은 SiGe 및 Ge 중 의 하나 로 제조 되 고 , 상기 추가 의 캡 반도체 에피 텍 셜 층 은 Si 및 SiGe 중 의 하나 로 제조 된다 .