제 3 절연 층 ( IH 3 ) 은 제 2 절연 층 ( IH 2 ) 상 에 배치 되 어 입력 전극 ( IE ) 및 출력 전극 ( OE ) 을 커버 한다 . 한편 , 본 발명 에 있 어서 , 반도체 패턴 ( AL ) 은 제어 전극 ( GE ) 상 에 배치 될 수 도 있 다 . 또는 , 반도체 패턴 ( AL ) 은 입력 전극 ( IE ) 과 출력 전극 ( OE ) 상 에 배치 될 수 도 있 다 . 또는 , 입력 전극 ( IE ) 과 출력 전극 ( OE ) 은 반도체 패턴 ( AL ) 과 동일 층 상 에 배치 되 어 반도체 패턴 ( AL ) 에 직접 접속 될 수 도 있 다 . 본 발명 의 일 실시 예 에 따른 트랜지스터 ( TR ) 는 다양 한 구조 들 로 형성 될 수 있 으며 , 어느 하나 의 실시 예 로 한정 되 지 않 는다 .