본 개시 내용 의 몇몇 실시 예 에 따르 면 , 방법 은 반도체 기판 내 로 연장 되 는 격리 영역 을 형성 하 는 단계 로서 , 제 1 반도체 스트립 이 격리 영역 사이 에 있 는 것 인 , 격리 영역 형성 단계 ; 격리 영역 을 리세 싱하 는 단계 로서 , 제 1 반도체 스트립 의 상부 는 격리 영역 의 상면 보다 높 게 돌출 되 어 제 1 반도체 핀 을 형성 하 는 것 인 , 리세 싱 단계 ; 제 1 반도체 핀 의 제 1 핀 폭 을 측정 하 는 단계 ; 제 1 핀 폭 에 기초 하 여 제 1 에칭 레시피 를 생성 하 는 단계 ; 및 제 1 에칭 레시피 를 사용 하 여 제 1 반도체 핀 에 제 1 시 닝 프로세스 를 수행 하 는 단계 를 포함 한다 . 실시 예 에서 , 방법 은 제 1 시 닝 프로세스 후 에 , 제 1 반도체 핀 의 제 2 핀 폭 을 재 측정 하 는 단계 를 더 포함 한다 . 실시 예 에서 , 방법 은 제 2 핀 폭 을 재 측정 한 후 에 , 제 2 핀 폭 에 기초 하 여 제 2 에칭 레시피 를 생성 하 는 단계 ; 및 제 2 에칭 레시피 를 사용 하 여 제 1 반도체 핀 에 제 2 시 닝 프로세스 를 수행 하 는 단계 를 더 포함 한다 . 실시 예 에서 , 방법 은 제 2 반도체 핀 의 제 3 핀 폭 을 측정 하 는 단계 로서 , 제 1 반도체 핀 및 제 2 반도체 핀 은 상이 한 재료 로 형성 되 는 것 인 , 제 3 핀 폭 측정 단계 ; 제 3 핀 폭 에 기초 하 여 제 3 에칭 레시피 를 생성 하 는 단계 ; 및 제 3 에칭 레시피 를 사용 하 여 제 2 반도체 핀 에 제 3 시 닝 프로세스 를 수행 하 는 단계 를 더 포함 한다 . 실시 예 에서 , 제 1 시 닝 프로세스 에서 , 제 2 반도체 핀 은 제 1 시 닝 프로세스 를 위해 사용 된 제 1 에칭 화학 물 에 노출 되 고 , 실질 적 으로 시닝 되 지 않 으며 , 제 3 시 닝 프로세스 에서 , 제 1 반도체 핀 은 제 3 시 닝 프로세스 를 위해 사용 된 제 2 에칭 화학 물 에 노출 되 고 , 실질 적 으로 시닝 되 지 않 는다 . 실시 예 에서 , 제 1 에칭 레시피 를 생성 하 는 단계 는 제 1 반도체 핀 의 제 1 핀 폭 과 타 겟 핀 폭 사이 의 차이 를 결정 하 는 단계 ; 및 차이 에 기초 하 여 제 1 시 닝 프로세스 의 에칭 시간 을 결정 하 는 단계 를 포함 한다 . 실시 예 에서 , 제 1 시 닝 프로세스 는 습식 에칭 을 사용 하 여 수행 된다 . 실시 예 에서 , 방법 은 제 1 시 닝 프로세스 에 의해 시닝 되 어 있 는 제 1 반도체 핀 상 에 더미 게이트 스택 을 형성 하 는 단계 를 더 포함 한다 . 실시 예 에서 , 방법 은 제 1 반도체 핀 상 에 더미 게이트 스택 을 형성 하 는 단계 ; 더미 게이트 스택 의 서로 반대쪽 에 있 는 측 부들 에 게이트 스 페이서 를 형성 하 는 단계 ; 및 게이트 스 페이서 사이 에 리세 스 를 형성 하 도록 더미 게이트 스택 을 제거 하 는 단계 로서 , 제 1 시 닝 프로세스 가 리세 스 를 통해 수행 되 는 것 인 , 더미 게이트 스택 제거 단계 를 더 포함 한다 .