상기 막 들 ( 170 , 164 , 162 ) , 절연 스 페이서 ( 138 ) 및 제 1 층간 유전 막 ( 157 a ) 을 상기 수동 소자 패턴 ( 125 r ) 이 노출 될 때 까지 평탄 화 시키 어 게이트 전극 들 ( 175 a , 175 b ) 을 형성 하 고 , 제 2 층간 유전 막 ( 177 ) 및 콘 택 플러그 들 ( 180 a , 180 b , 180 r ) 을 형성 하 여 도 5 b 에 개시 된 반도체 소자 를 구현 할 수 있 다 .