이상 에서 설명 한 바 와 같이 , 본 발명 의 데이터 출력 클록 제 어 회로 는 카스 레이턴 시 에 따라 데이터 클록 을 제어 하 여 데이터 출력 시간 을 조절 하 여 , 카스 레이턴 시가 DRAM 내부 의 로직 구성 에 의한 지연 시간 보다 작 은 경우 에 도 내부 클록 의 라이징 에지 에 데이터 의 출력 이 동기 되 어 정상 적 인 데이터 출력 을 보장 하 는 효과 가 있 다 .