캐 패 시터 ( C ) 의 각각 은 반도체 기판 ( 10 ) 중 에 설치 된 소자 영역 ( AA ) 의 각각 상 에 형성 된다 . 각 소자 영역 ( AA ) 의 주위 는 소자 분리 영역 ( STI ) 에 의해 둘러싸여 있 으며 , 소자 영역 ( AA ) 사이 는 전기 적 으로 분리 되 어 있 다 . 캐 패 시터 ( C ) 는 MOS 트랜지스터 Q 3 과 마찬가지 로 게이트 절 연막 ( 42 ) , 게이트 전극 ( 34 ) 및 n 형 불순물 확산 층 ( 31 , 32 ) 을 구비 하 고 있 다 . 게이트 전극 ( 34 ) 은 반도체 기판 ( 10 ) ( 소자 영역 ( AA ) ) 의 표면 내 에 형성 된 n 형 웰 영역 ( 51 ) 상 에 형성 된다 . 그리고 , MOS 트랜지스터 TR 의 게이트 전극 ( 34 ) 과 마찬가지 로 , 게이트 절 연막 ( 42 ) 상 에 형성 된 제 1 도전 층 ( 43 ) 과 , 도전 층 ( 43 ) 상 에 형성 된 블록 절 연막 ( 44 ) 과 , 블록 절 연막 ( 44 ) 상 에 형성 된 제 2 도전 층 ( 45 ) 을 갖 고 있 다 . 확산 층 ( 31 , 32 ) 도 웰 영역 ( 51 ) 내 에 형성 되 어 있 다 . 그리고 , 웰 영역 ( 51 ) 및 확산 층 ( 31 , 32 ) 이 캐 패 시터 ( C ) 의 한쪽 전극 으로서 기능 하 고 , 도전 층 ( 43 , 45 ) 이 다른 쪽 전극 으로서 기능 하 며 , 게이트 절 연막 ( 42 ) 이 캐 패 시터 절 연막 으로서 기능 한다 . 캐 패 시터 ( C ) 의 게이트 절 연막 ( 42 ) 은 웰 영역 ( 51 ) 의 전위 에 대하 여 15 V 이상 의 전위차 에 견딜 수 있 도록 메모리 셀 트랜지스터 Q 2 보다 도 큰 막 두께 를 갖 는다 . 캐 패 시터 ( C ) 와 MOS 트랜지스터 Q 3 에서 동일 한 게이트 절 연막 을 사용 함 으로써 , 제조 공정 을 증가 시키 지 않 고 , 차지 펌프 회로 ( 6 ) 를 실현 할 수 있 다 .