도 1 에 는 스트링 선택 트랜지스터 ( SST ) 가 단일 의 트랜지스터 로 구성 되 는 경우 를 도시 하 였 다 . 그러나 , 도 2 의 실시 예 에서 는 도 1 의 스트링 선택 트랜지스터 ( SST ) 대신 비트 라인 ( BL 1 - BLm ) 과 메모리 셀 ( MC 1 - MCn ) 사이 에 직렬 로 배열 된 1 쌍 의 트랜지스터 로 이루어지 는 스트링 선택 트랜지스터 ( SST 1 , SST 2 ) 가 배열 되 어 있 다 . 이 경우 , 스트링 선택 트랜지스터 ( SST 1 , SST 2 ) 각각 의 게이트 에 는 스트링 선택 라인 ( SSL ) 이 공통 적 으로 연결 될 수 있 다 . 여기 서 , 스트링 선택 라인 ( SSL ) 은 도 1 의 제 1 스트링 선택 라인 ( SSL 1 ) 또는 제 2 스트링 선택 라인 ( SSL 2 ) 에 대응 할 수 있 다 .