제 1 필드 절 연막 패턴 ( 204 ) 및 제 2 필드 절 연막 패턴 ( 206 ) 의 상면 이 노출 되 도록 제 1 도 전막 ( 214 ) 을 부분 적 으로 제거 하 여 , 제 1 절 연막 ( 212 ) 상 에 제 1 도전 패턴 ( 218 ) 및 제 2 도전 패턴 ( 220 ) 을 형성 한다 . 제 1 도전 패턴 ( 218 ) 은 셀 영역 ( C ) 상 에 형성 되 며 , 이후 불휘발성 반도체 메모리 소자 의 플로팅 게이트 전극 ( 230 ) 으로 기능 한다 . 제 2 도전 패턴 ( 220 ) 은 주변 영역 ( P ) 상 에 형성 되 며 이후 트랜지스터 의 게이트 전극 ( 240 ) ( 도 19 참조 ) 으로 기능 한다 .