본 실시 예 에 따른 반도체 메모리 장치 는 , 기판 상 에 제 1 방향 으로 배치 된 메모리 셀 어레이 및 로우 디코더 와 , 상기 메모리 셀 어레이 와 상기 로우 디코더 를 전기 적 으로 연결 하 기 위한 복수 의 연결 배선 들 을 포함 할 수 있 다 . 상기 각각 의 연결 배선 들 은 상기 제 1 방향 으로 배치 된 제 1 도전 라인 과 , 상기 제 1 도전 라인 과 나란 하 게 배치 된 제 2 도전 라인 과 , 상기 제 1 도전 라인 과 상기 제 2 도전 라인 간 을 연결 하 며 컨 택 플러그 를 통해서 상기 메모리 셀 어레이 또는 상기 로우 디코더 에 접속 된 패드 를 포함 할 수 있 다 . 상기 연결 배선 들 은 상기 제 1 방향 을 따라서 상기 패드 의 양측 으로 라우팅 될 수 있 다 .