위상 비교기 ( 80 ) 에 입력 되 는 두 클럭 ( RCKT 2 , FBCLK ) 의 위상 이 같 아 지 게 되 면 , 모드 제 어부 ( 90 ) 와 딜레이 라인 제 어부 ( 30 ) 에서 딜레이 라인 ( 40 ) 과 미세 지연 부 ( 50 ) 에서 지연 시키 는 지연 값 을 조정 하 지 않 는다 . 따라서 딜레이 라인 ( 40 ) 과 미세 지연 부 ( 50 ) 에서 지연 되 는 값 이 고정 되 며 , 이 때 클럭 드라이버 ( 60 ) 에서 출력 되 는 지연 고정 된 클럭 ( RCKDLL , FCK DLL ) 을 반도체 메모리 장치 의 데이터 출력 회로 에서 데이터 를 출력 시키 는 데 사용 한다 .