상기 전자 장치 에서 , 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 2 접합 영역 의 불순물 농도 는 , 상기 제 1 접합 영역 의 불순물 농도 보다 작 을 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 제 2 접합 영역 의 불순물 농도 는 , 상기 추가 제 2 접합 영역 의 불순물 농도 보다 작 을 수 있 다 . 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 1 접합 영역 내 에 존재 하 는 추가 불순물 도핑 영역 은 , 상기 제 2 접합 영역 내 에 부 존재 할 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 추가 불순물 도핑 영역 은 , 상기 추가 제 2 접합 영역 내 에 존재 할 수 있 다 . 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 1 접합 영역 내 에 제 1 불순물 농도 를 갖 는 제 1 추가 불순물 도핑 영역 이 존재 하 고 , 상기 제 2 접합 영역 내 에 상기 제 1 불순물 농도 보다 작 은 제 2 불순물 농도 를 갖 는 제 2 추가 불순물 도핑 영역 이 존재 할 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 제 1 추가 불순물 도핑 영역 은 , 상기 추가 제 2 접합 영역 내 에 존재 할 수 있 다 . 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 1 접합 영역 상 에서 상기 제 1 접합 영역 과 접속 하 는 제 1 콘 택 플러그 의 개수 는 , 상기 제 2 접합 영역 상 에서 상기 제 2 접합 영역 과 접속 하 는 제 2 콘 택 플러그 의 개수 보다 많 을 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 추가 제 2 접합 영역 상 에서 상기 추가 제 2 접합 영역 과 접속 하 는 추가 제 2 콘 택 플러그 의 개수 는 , 상기 제 2 콘 택 플러그 의 개수 보다 많 을 수 있 다 . 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 1 접합 영역 상 에서 상기 제 1 접합 영역 과 접속 하 는 제 1 콘 택 플러그 의 부피 는 , 상기 제 2 접합 영역 상 에서 상기 제 2 접합 영역 과 접속 하 는 제 2 콘 택 플러그 의 부피 보다 클 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 추가 제 2 접합 영역 상 에서 상기 추가 제 2 접합 영역 과 접속 하 는 추가 제 2 콘 택 플러그 의 부피 는 , 상기 제 2 콘 택 플러그 의 부피 보다 클 수 있 다 . 상기 제 1 스위칭 소자 는 , 상기 제 1 단부 와 대응 하 는 제 1 접합 영역 을 갖 는 제 1 트랜지스터 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 단부 와 대응 하 는 제 2 접합 영역 을 갖 는 제 2 트랜지스터 를 포함 하 고 , 상기 제 1 접합 영역 상 에서 상기 제 1 접합 영역 과 접속 하 는 제 1 콘 택 구조물 에 포함 되 는 제 1 물질 의 비저항 은 , 상기 제 2 접합 영역 상 에서 상기 제 2 접합 영역 과 접속 하 는 제 2 콘 택 구조물 에 포함 되 는 제 2 물질 의 비저항 보다 작 을 수 있 다 . 상기 제 2 트랜지스터 는 , 상기 제 2 단부 와 대응 하 지 않 는 추가 제 2 접합 영역 을 더 포함 하 고 , 상기 추가 제 2 접합 영역 상 에서 상기 추가 제 2 접합 영역 과 접속 하 는 추가 제 2 콘 택 구조물 에 포함 되 는 추가 제 2 물질 의 비저항 은 , 상기 제 2 물질 의 비저항 보다 작 을 수 있 다 . 상기 제 1 콘 택 구조물 은 , 복수 의 제 1 도전 패턴 의 적층 구조물 을 포함 하 고 , 상기 제 2 콘 택 구조물 은 , 적층 방향 에서 상기 복수 의 제 2 도전 패턴 과 대응 하 는 레벨 에 각각 위치 하 는 복수 의 제 2 도전 패턴 의 적층 구조물 을 포함 하 고 , 상기 복수 의 제 1 도전 패턴 중 제 1 패턴 의 비저항 은 , 상기 복수 의 제 2 도전 패턴 중 상기 적층 방향 에서 상기 제 1 패턴 과 대응 하 는 레벨 에 위치 하 는 제 2 패턴 의 비저항 보다 작 을 수 있 다 . 상기 제 1 물질 은 , W 을 포함 하 고 , 상기 제 2 물질 은 , TiN 또는 TiAlN 를 포함 할 수 있 다 . 상기 제 1 가변 저항 소자 는 , 제 1 워드 라인 과 제 1 비트 라인 의 사이 에서 상기 제 1 워드 라인 과 상기 제 1 비트 라인 의 교차점 에 위치 하 고 , 상기 제 2 가변 저항 소자 는 , 제 2 워드 라인 과 제 2 비트 라인 의 사이 에서 상기 제 2 워드 라인 과 상기 제 2 비트 라인 의 교차점 에 위치 하 고 , 상기 제 1 스위칭 소자 는 , 상기 제 1 워드 라인 에 접속 하 는 제 1 워드 라인 스위칭 소자 및 상기 제 1 비트 라인 에 접속 하 는 제 1 비트 라인 스위칭 소자 를 포함 하 고 , 상기 제 2 스위칭 소자 는 , 상기 제 2 워드 라인 에 접속 하 는 제 2 워드 라인 스위칭 소자 및 상기 제 2 비트 라인 에 접속 하 는 제 2 비트 라인 스위칭 소자 를 포함 할 수 있 다 . 상기 저항 성분 은 , 상기 제 2 워드 라인 스위칭 소자 와 상기 제 2 가변 저항 소자 사이 및 상기 제 2 비트 라인 스위칭 소자 와 상기 제 2 가변 저항 소자 사이 중 적어도 하나 에 위치 할 수 있 다 . 상기 반도체 메모리 는 , 상기 제 1 가변 저항 소자 및 상기 제 2 가변 저항 소자 를 포함 하 는 복수 의 셀 매트 를 포함 하 고 , 상기 제 1 및 제 2 워드 라인 스위칭 소자 는 , 상기 제 1 및 제 2 워드 라인 의 연장 방향 에서 인접 한 두 개 의 셀 매트 사이 에 위치 하 고 , 상기 제 1 및 제 2 비트 라인 스위칭 소자 는 , 상기 제 1 및 제 2 비트 라인 의 연장 방향 에서 인접 한 두 개 의 셀 매트 사이 에 위치 할 수 있 다 .