상술 한 본 발명 의 실시 예 는 두 개 의 소 영역 이 로컬 아이오 라인 , 컬럼 제 어부 , IOSA 및 글로벌 아이오 라인 을 공유 하 도록 구성 되 므로 종래 의 기술 에 비해 로컬 아이오 라인 , 컬럼 제 어부 , IOSA 및 글로벌 아이오 라인 을 형성 하 기 위한 면적 이 거의 절반 으로 줄 었 음 을 알 수 있 다 . 더욱이 도 6 에 도시 된 본 발명 의 다른 실시 예 는 16 개 의 소 영역 ( Hexa 0 ~ HexaF ) 으로 구분 된 뱅크 를 구비 한 경우 에 적용 한 예 로서 , 도 3 에 도시 된 8 개 의 소 영역 ( Octet 0 ~ Octet 7 ) 으로 구분 된 뱅크 를 구비 한 본 발명 의 실시 예 에 비해서 도 두 배 이상 의 면적 감소 효과 를 기대 할 수 있 다 . 결국 , 반도체 메모리 장치 의 집적도 가 향상 될수록 본 발명 에 따른 반도체 메모리 장치 의 면적 감소 효과 는 더욱 커질 수 있 다 .