도 3 a 을 참조 하 면 , N - Gate 및 P - Gate 액티브 영역 이 형성 된 반도체 기판 ( 미 도시 ) 상 에 게이트 산화 막 ( 1 ) 과 게이트 실리콘 막 ( 2 ) 을 차례 로 증착 한 상부 에 추가 증착 방지 막 ( 3 ) 을 형성 한다 . 상기 추가 증착 방지 막 은 ( 3 ) 산화 막 , 질화 막 또는 질산화 막 등 으로 이루어진다 .