본 발명 의 실시 예 들 에 따른 리세 스 구조 에 있 어서 , 제 3 리세 스 ( 130 ) 는 제 1 리세 스 ( 110 ) 를 통해 기판 에 대해 실질 적 으로 수직 하 게 형성 되 므로 , 제 1 리세 스 ( 110 ) 상부 의 폭 에 의해 제 3 리세 스 ( 130 ) 의 폭 이 영향 을 받 게 된다 . 따라서 , 제 3 리세 스 ( 130 ) 는 제 2 리세 스 ( 120 ) 의 폭 보다 실질 적 으로 작 은 폭 을 가진다 . 또한 , 제 3 리세 스 ( 130 ) 의 폭 은 제 1 리세 스 ( 110 ) 의 폭 과 실질 적 으로 동일 하 거나 작 은 폭 을 가질 수 있 다 . 본 발명 의 실시 예 들 에 있 어서 , 반도체 장치 의 디자인 룰 이 약 50 ㎚ 정도 일 경우 , 제 3 리세 스 ( 130 ) 는 약 420 ∼ 720 Å 정도 의 제 3 폭 및 약 100 ∼ 300 Å 정도 의 제 3 깊이 를 가질 수 있 다 . 이 에 따라 , 제 1 리세 스 ( 110 ) 와 제 3 리세 스 ( 120 ) 의 폭 의 비 는 약 1 . 0 : 0 . 6 ∼ 1 . 0 : 1 . 8 정도 가 된다 . 또한 , 제 1 리세 스 ( 110 ) 와 제 3 리세 스 ( 120 ) 의 깊이 비 는 약 1 . 0 : 0 . 1 ∼ 1 . 0 : 0 . 43 정도 가 된다 . 결국 . 제 1 내지 제 3 리세 스 ( 110 , 120 , 130 ) 의 전체 적 인 폭 의 비 는 약 1 . 0 : 0 . 8 : 0 . 6 ∼ 1 . 0 : 2 . 5 : 1 . 8 정도 가 되 며 , 제 1 내지 제 3 리세 스 ( 110 , 120 , 130 ) 의 전체 적 인 깊이 의 비 는 약 1 . 0 : 0 . 5 : 0 . 1 ∼ 1 . 0 : 1 . 2 : 0 . 43 정도 가 된다 .