이때 , 프로세서 ( 134 ) 는 , 도 1 에서 설명 한 것 과 같이 메모리 시스템 ( 110 ) 의 전체 적 인 동작 을 제어 하 며 , 특히 , 도 5 및 도 6 에 도시 된 것 과 같이 제 1 메모리 장치 들 ( NAND 1 < 1 : 4 >) 각각 에 포함 된 제 1 메모리 블록 들 각각 에 대한 논리 주소 ( logical address ) 들 ( LA ) 를 물리 주소 ( physical address ) 들 로 변환 시켜 제 1 물리 주소 들 ( PA 1 ) 로서 출력 하 고 , 제 2 메모리 장치 들 ( NAND 2 < 1 : 4 >) 각각 에 포함 된 제 2 메모리 블록 들 각각 에 대한 논리 주소 들 ( LA ) 을 물리 주소 들 로 변환 시켜 제 2 물리 주소 들 ( PA 2 ) 로서 출력 하 기 위한 변 환부 ( 1342 ) 를 포함 한다 .