실제로 , 도 1 에 도시 된 테스트 패턴 을 적용 하 는 DRAM 소자 에서 는 n + 접합 영역 ( 21 ) 과 p - 웰 ( 11 A ) 로 이루어진 접합 다이오드 를 구성 하 여 게이트 전극 보호 회로 로 사용 하 고 있 으나 , 금속 배선 공정 진행 후 웨이퍼 대비 보호막 ( passivation ) 식각 공정 후 웨이퍼 에서 수백 mV 가지 셀 트랜지스터 의 문턱 전압 이 상승 한 것 을 확인 할 수 있 었 다 .