도 11 은 격 리 기 제품 의 적어도 하나 의 실시 예 와 일치 하 는 , 프론트 - 엔드 회로 의 제 2 피 킹 이득 스테이지 ( 608 ) 의 회로도 를 도시 한다 . 전류 ( 830 ) 는 저항 ( 880 ) 및 자가 - 바이어스 된 다이오드 - 결합 된 트랜지스터 ( 856 ) 를 통과 하 고 캐스 코드 트랜지스터 들 의 텔 레스코 픽 쌍 으로서 트랜지스터 들 ( 838 및 840 ) 을 구성 하 는 전류 ( 832 ) 의 일부 이 다 . 적어도 하나 의 실시 예 에서 , 전류 ( 830 ) 는 전력 소비 제어 신호 에 따라 선택 적 으로 구성 가능 하 고 , 저항 ( 880 ) 은 선택 된 전력 소비 구성 들 에 걸쳐 고정 된 전압 강하 를 실현 하 기 위해 도 12 에 도시 된 선택 적 으로 구성 가능 한 구현 을 갖 는다 . 그러나 , 다른 실시 예 들 에서 , 전류 ( 830 ) 및 저항 ( 880 ) 은 고정 된다 . 도 11 을 참조 하 면 , 전류 ( 832 ) 는 정 동작 전류 프로그램 성 을 지원 하 는 선택 적 으로 구성 가능 한 후부 전류 에 의해 제공 된다 . 선택 적 으로 구성 가능 한 후부 전류 소스 는 ( N + 1 ) ×I 전류 를 제공 하 며 , 여기 서 I 는 단위 전류 이 고 전류 ( 830 ) 은 단위 전류 이 다 . 적어도 하나 의 실시 예 에서 , 전류 ( 832 ) 는 도 10 a 의 세그먼트 화 된 전류 소스 의 상보 적 인 버전 ( 예 를 들 어 , n 형 트랜지스터 를 사용 하 는 도 10 a 의 세그먼트 화 된 전류 소스 의 버전 은 선택 적 으로 구성 가능 한 후부 전류 를 제공 하 도록 구성 됨 ) 을 사용 하 여 생성 된다 . 따라서 , N×I 의 전류 는 각각 트랜지스터 ( 834 및 836 ) 를 통해 흐르 는 2 개 의 전류 들 로 분할 된다 . 트랜지스터 들 ( 834 및 836 ) 및 트랜지스터 들 ( 838 및 840 ) 은 텔 레스코 픽 차동 회로 로서 구성 된다 . 저항 ( 880 ) 은 바이어스 전압 강하 를 생성 하 고 차동 트랜지스터 들 의 쌍 으로서 구성 되 는 트랜지스터 들 ( 834 및 836 ) 에 대한 드레 인 - 대 - 소스 전압 의 최소 보장 값 을 설정 한다 . 트랜지스터 들 ( 842 및 844 ) , 커패시터 들 ( 846 및 848 ) , 및 저항기 들 ( 852 및 854 ) 은 주파수 - 형성 능동 부하 들 을 생성 한다 . 트랜지스터 들 ( 838 및 840 ) 은 이러 한 회로 에 의해 생성 된 임의 의 주파수 - 의존 로딩 효과 들 이 트랜지스터 들 ( 834 및 836 ) 의 게이트 노드 들 에 결합 된 피 킹 이득 스테이지 ( 606 ) 에 영향 을 미치 는 것 을 감소 시키 거나 제거 하 는 캐스 코드 트랜지스터 들 로서 구성 된다 . 커패시터 ( 858 ) 는 공통 모드 과도 이벤트 들 동안 캐스 코드 트랜지스터 들 에 대한 적절 한 자체 - 바이어스 된 동작 지점 을 유지 한다 .