제 3 서브 로우 디코더 ( 2 C ) 에 포함 된 패스 트랜지스터 들 ( PT 7 ~ PT 9 ) 의 소스 들 상 에 는 제 6 컨 택 플러그 들 ( CNT 6 ) 이 각각 형성 될 수 있 다 . 제 2 서브 메모리 셀 어레이 ( 1 B ) 의 나머지 게이트 라인 들 ( SSL , WL 1 , WL 2 ) 의 우측 계단 부 상 에 는 제 7 컨 택 플러그 들 ( CNT 7 ) 이 각각 형성 될 수 있 다 .