도 1 은 본 발명 의 일 실시 형태 에 관한 시험 장치 ( 100 ) 의 구성 의 일례 를 나타내 는 도면 이 다 . 시험 장치 ( 100 ) 는 반도체 회로 등 의 피 시험 디바이스 ( 200 ) 를 시험 하 는 장치 에 있 어서 , 패턴 발생 부 ( 10 ) , 타이밍 발생 부 ( 12 ) , 페일 메모리 ( 14 ) , 처리 회로 ( 20 ) 및 드라이버 콤퍼레이터 부 ( 30 ) 을 구비 한다 .