메모리 장치 ( 900 ) 내 에 회로 소자 들 의 3 차원 배열 의 실시 예 가 도 9 a 에 도시 되 었 다 . 이 실시 예 는 메모리 셀 어레이 에서 비트 라인 레벨 들 ( 910 , 920 , 930 , 940 ) 간 에 워드 라인 들 레벨 들 ( X 3 , X 7 ) 에 위치 된 비트 라인 블 리더 다이오드 ( 300 ) 를 특징 으로 한다 . 메모리 셀 들 ( 140 ) 에서 워드 라인 들 측 ( 예 를 들 면 , 워드 라인 블 리더 다이오드 들 , 워드 라인 디코더 들 , 워드 라인 드라이버 들 , 및 워드 라인 들 ) 에 관한 상세 는 도면 을 간단 하 게 하 기 위해서 도 9 a 엔 포함 되 지 않 으나 , 비트 라인 레벨 들 , 지아 들 , 및 비트 라인 드라이버 회로 들 에 연관 된 상세 를 덜 강조 하 는 도 9 b 엔 도시 되 었 다 . 다른 도면 들 을 참조 본원 에 기술 되 고 도 9 b 에 도시 된 바 와 같이 워드 라인 측 상 에 유사 한 회로 소자 들 이 있 는데 , 워드 라인 들 은 블 리더 다이오드 들 이 메모리 셀 들 에 의해 대체 된 , 도 4 에 도시 된 단면도 와 유사 한 8 층 들 의 메모리 셀 들 을 형성 하 기 위해 비트 라인 레벨 ( 940 ) 위 에 그리고 비트 라인 레벨 ( 910 ) 밑 에 비트 라인 레벨 들 ( 910 , 920 , 930 , 940 ) 각각 사이 에 비트 라인 들 에 수직 하 여 지나간다 . 2 워드 라인 레벨 들 및 개재 된 비트 라인 레벨 의 상세 가 도 9 c 에 도시 되 었 다 . 도 9 a ~ 도 9 c 는 예시 목적 을 위해 회로 소자 들 의 한 잠재 적 배열 만 을 도시 한 것 이 며 청구 항 들 을 회로 소자 들 의 임의 의 특별 한 구성 또는 방위 로 한정 하 려는 것 이 아니 다 .