도 5 a 를 참조 하 면 , 도 4 a 및 도 4 b 의 예시 적 인 디바이스 구조물 에서 의 메모리 개구 ( 49 ) 가 도시 되 어 있 다 . 메모리 개구 ( 49 ) 는 절연 캡 층 ( 70 ) , 교번 하 는 스택 ( 32 , 42 ) 을 통해 , 그리고 선택 적 으로 반도체 재료 층 ( 10 ) 의 상부 부분 내 로 연장 된다 . 이러 한 처리 단계 에서 , 각각 의 지지 개구 ( 19 ) 는 단차 형 유전체 재료 부분 ( 65 ) , 교번 하 는 스택 ( 32 , 42 ) 내 의 층 들 의 서브 세트 를 통해 , 그리고 선택 적 으로 반도체 재료 층 ( 10 ) 의 상부 부분 을 통해 연장 될 수 있 다 . 반도체 재료 층 ( 10 ) 의 상부 표면 에 대한 각각 의 메모리 개구 의 저부 표면 의 리세 스 깊이 는 0 nm 내지 30 nm 의 범위 일 수 있 지만 , 더 큰 리세 스 깊이 가 또한 사용 될 수 있 다 . 선택 적 으로 , 희생 재료 층 들 ( 42 ) 은 예 를 들 어 , 등방성 에칭 에 의해 측 방향 리세 스 들 ( 도시 되 지 않 음 ) 을 형성 하 도록 측 방향 으로 부분 적 으로 리세 스 될 수 있 다 .