예시 를 위해 , 종래 펄스 화 된 비트 라인 방식 의 동작 은 지금 기술 될 것 이 다 . 도 2 b 는 개선 된 메모리 안정 성 을 위한 종래 펄스 화 된 비트 라인 방식 을 도시 하 는 타이밍 도 이 다 . 회로 ( 20 ) 는 프리 차지 신호 ( PCH ) 가 로우 ( low ) 이 고 트랜지스터 ( 221 ) 가 비트 라인 ( BL ) 을 공급 전압 ( VDD ) 으로 풀 업 ( pull up ) 하 고 , 트랜지스터 ( 222 ) 가 인버스 비트 라인 ( BLB ) 을 공급 전압 ( VDD ) 으로 풀 업 하 는 시간 ( 251 ) 에서 시작 한다 . 시간 ( 252 ) 에서 프리 차지 신호 ( PCH ) 는 공급 전압 ( VDD ) 으로부터 비트 라인 ( BL ) 및 인버스 비트 라인 ( BLB ) 을 연결 해제 하 기 위하 여 트랜지스터 ( 221 ) , 트랜지스터 ( 222 ) 및 트랜지스터 ( 223 ) 를 턴 오프 하 는 하이 ( high ) 이 다 . 시간 ( 252 ) 에서 좁 은 포지티브 펄스 는 펄스 신호 ( PULSE ) 상 에서 생성 된다 . 펄스 신호 ( PULSE ) 는 비트 라인 ( BL ) 및 인버스 비트 라인 ( BLB ) 을 접 지 ( 206 ) 에 연결 하 기 위하 여 트랜지스터 ( 231 ) 및 트랜지스터 ( 232 ) 를 스위치 온 한다 . 트랜지스터 ( 233 ) 는 인버스 비트 라인 ( BLB ) 으로부터 비트 라인 ( BL ) 을 연결 해제 하 기 위하 여 스위치 오프 한다 . 전압 의 감소 는 비트 라인 ( BL ) , 및 인버스 비트 라인 ( BLB ) 에서 발생 한다 . 시간 ( 253 ) 에서 , 펄스 신호 ( PULSE ) 는 로우 로 되돌 아 가 고 , 따라서 비트 라인 ( BL ) 및 인버스 비트 라인 ( BLB ) 는 전압 감소 를 중단 한다 . 비록 이 기술 이 판독 안정 성 을 개선 하 기 위하 여 비트 라인 전압 을 감소 시키 지만 , 이 기술 은 특히 펄스 폭 이 트랜지스터 들 의 제조 동안 프로세스 , 전압 및 온도 변화 들 에 따라 강 하 게 가변 할 것 이 기 때문 에 , 좁 은 펄스 의 생 성 에 매우 민감 하 다 .