도 1 의 MOS 트랜지스터 ( 10 ) 는 협채 널 트랜지스터 로서 그 채널 폭 W 0 이 0 . 3 ㎛ 로 작 고 채널 길 이 L 0 은 0 . 13 ㎛ 이 다 . 또한 , 도 1 의 MOS 트랜지스터 ( 10 ) 는 부 가 게이트 도체 패턴 ( 12 b ) 이 활성 영역 ( 14 ) 과 일정 한 거리 D 0 = 0 . 07 ㎛ 만큼 떨어져 활성 영역 ( 14 ) 과 평행 하 게 배열 되 어 있 다 . 본 발명자 는 이러 한 치수 와 구조 로 된 도 1 의 MOS 트랜지스터 ( 10 ) 를 기준 으로 이것 을 NMOS 트랜지스터 로 구현 한 경우 의 구동 전류 와 PMOS 트랜지스터 로 구현 한 경우 의 구동 전류 를 각각 100 으로 놓 고 트랜지스터 의 구조 와 치수 를 변경 하 여 구동 전류 가 최적 으로 향상 되 는 구조 를 연구 하 였 다 . 그 결과 도 2 에 나타낸 구조 와 치수 가 가장 최적 의 구동 전류 향상 을 나타냈으며 , PMOS 트랜지스터 에 대한 성능 향상 과 NMOS 트랜지스터 의 성능 향상 을 모두 달성 할 수 있 음 을 확인 하 였 다 .