복구 트랜지스터 들 ( 138 , 140 , 142 , 및 144 ) 은 비트 라인 ( 104 , 106 , 108 , 110 ) 에 각각 결합 된다 . 본 실시 예 에서 , 복구 트랜지스터 들 은 그 드레 인 단자 가 메모리 어레이 에서 비트 라인 에 결합 되 고 그 소스 단자 가 어레이 VSS 라인 ( 128 ) 에 결합 되 는 NMOS 트랜지스터 들 이 다 . 홀수 비트 라인 들 용 복구 트랜지스터 ( 140 , " 144 ) 의 게이트 들 은 홀수 비트 라인 들 로 고 전압 복구 라인 ( "" HV _ RCVRY _ O "")( 124 ) 에 결합 되 는 반면 ", 복구 트랜지스터 ( 138 , " 142 ) 의 게이트 들 은 짝수 비트 라 인용 고 전압 복구 라인 ( "" HV _ RCVRY _ E "")( 126 ) 에 결합 된다 . 이러 한 복구 트랜지스터 들 ( 138 ", 140 , 142 , 144 ) 은 선택 된 비트 라인 상 에서 쓰 기 동작 동안 선택 되 지 않 은 비트 라인 들 을 VAVSS 에 단락 시켜 , 선택 된 비트 라인 들 및 선택 되 지 않 은 비트 라인 들 사이 의 기생 캐 퍼 시티 브 커플링 을 완전히 방지 한다 . 하 기 에 더욱 상세히 설명 하 게 되 는 바 와 같이 , VAVSS 가 FN 터널 링 이 시작 되 는 지점 의 임계 값 ( Threshold ) 미만 이 라면 , 선택 되 지 않 은 비트 라인 들 상 의 메모리 셀 들 은 VAVSS 에 의해 방해 받 지 않 을 것 이 다 .