제 1 및 제 2 로직 디바이스 ( 110 a , 110 b ) 는 각각 한 쌍 의 로직 소스 / 드레 인 영역 ( 312 ) 및 선택 적 전도성 로직 채널 ( 322 ) 을 포함 한다 . 로직 디바이스 ( 110 a , 110 b ) 와 연관 된 로직 소스 / 드레 인 영역 ( 312 ) 은 제 1 도핑 타입 ( 예컨대 , p 타입 또는 n 타입 ) 을 갖 는 반도체 기판 ( 104 ) 의 도핑 된 영역 이 다 . 선택 적 전도성 로직 채널 ( 322 ) 은 반도체 기판 ( 104 ) 의 상부 에 있 다 . 각각 의 선택 적 전도성 로직 채널 ( 322 ) 은 2 개 의 로직 소스 / 드레 인 영역 ( 312 ) 사이 에 있 으며 이 와 인접 해 있 다 . 선택 적 전도성 로직 채널 ( 322 ) 은 , 로직 채널 ( 322 ) 이 쌍 을 이루 는 로직 소스 / 드레 인 영역 ( 312 ) 과 연관 된 제 1 도핑 타입 과 반대 인 제 2 도핑 타입 ( 예컨대 , p 타입 또는 n 타입 ) 을 갖 는다 .