도 6 에 도시 된 바 와 같이 , 본 발명 의 실시 예 에 따른 반도체 소자 의 시뮬레이션 방법 은 , 공정 파라미터 를 입력 받 는 단계 ( S 100 ) , 공정 파라미터 를 이용 하 여 , 트랜지스터 의 커패시턴스 를 급격 하 게 변동 시키 는 게이트 전압 으로 지정 되 는 복수 의 변곡점 에 각각 대응 하 는 복수 의 모델링 값 을 도출 하 는 단계 ( S 110 ) 및 복수 의 모델링 값 을 조합 하 여 , 게이트 전압 에 대한 트랜지스터 의 커패시턴스 를 모델링 한 결과 인 전압 - 커패시턴스 예상 곡선 을 도출 하 는 단계 ( S 120 ) 를 포함 한다 . 여기 서 , 트랜지스터 의 커패시턴스 는 , 소스 ( S ) 와 드레 인 ( D ) 각각 에 대해 별도 로 모델링 된다 . 즉 , 본 발명 의 실시 예 에 따른 시뮬레이션 방법 은 , 트랜지스터 의 커패시턴스 ( Cgs ) 를 모델링 함 에 있 어서 , 소스 ( S ) 와 게이트 ( G ) 사이 의 커패시턴스 ( SCgs ) 와 , 드레 인 ( D ) 과 게이트 ( G ) 사이 의 커패시턴스 ( DCgs ) 를 각각 모델링 한다 .