상기 도 9 를 참조 하 면 , 채널 카드 들 간 동기 를 위해 FPGA 내부 DPRAM 에 각 데이터 포맷 중 입력 하향 링크 시작 시점 을 기준 으로 메모리 주소 를 생성 하 여 DPRAM 에 기록 한다 . 독 출 ( Read ) 시 에 각 모뎀 입력 간 채널 카드 출력 간 동기 가 맞 아야 하 므로 절대 시간 인 GPS 타이머 기준 하향 링크 시작 을 DPRAM 의 한 샘플 저장 시간 인 10 클록 지연 후 그 시간 기준 으로 읽 기 주소 ( Read address ) 및 제 어 신호 를 생성 하 여 DPRAM 읽 기 포트 로부터 나오 는 모든 출력 은 GPS 클록 에 동기 화 하 여 출력 할 수 있 다 .