그 다음 , 도 2 d 에 도시 된 바 와 같이 상기 금속 층 ( 6 ) 이 매립 되 도록 제 2 층간 절 연막 ( inter metal dielectrics , IMD ) 을 증착 한 후 상기 금속 층 ( 6 ) 의 일부 와 하부 의 제 1 도전 형 반도체 기판 표면 의 소오 스 및 드레 인 ( 13 ) 을 노출 시키 도록 다수 의 비아 홀 을 형성 하 고 , 이 비아 홀 을 금속 으로 채워 상기 플로팅 게이트 ( 2 ) 에 전기 적 으로 접속 되 는 금속 층 ( 6 ) 및 소오 스 및 드레 인 ( 13 ) 에 각각 연결 되 는 복수 개 의 비아 ( Via : ) 를 형성 한다 .