이 에 의해 , 예 를 들 면 소스 측 선택 게이트 트랜지스터 SGS 와 메모리 셀 M 0 사이 에 , 부스트 된 채널 과 접지 VSS 의 고전 계 가 인가 된다 . 이 에 의해 , 터널 전류 가 발생 하 고 , 메모리 셀 M 0 의 오기 입 이 생긴다고 하 는 문제 가 있 다 . 또한 , 드레 인 측 선택 트랜지스터 SGD 와 메모리 셀 M 31 사이 에 도 마찬가지 의 문제 가 생길 수 있 다 .