종래 의 에스램 소자 에서 풀 - 업 PMOS 와 풀 - 다운 NMOS 의 컨 택 이 함께 묶여 있 는 것 을 고려 할 때 , 넓 은 소자 분리 막 을 제거 하 고 웰 분리 ( well isolation ) 법 을 이용 하 면 활성 영역 과 컨 택 의 공정 마진 을 확보 할 수 있 다 . 따라서 본 발명 의 목적 은 웰 분리 법 을 통해 에스램 셀 레이아웃 을 변경 함 으로써 컨 택 공정 마진 을 확보 하 고 누설 전류 , 대기 전류 ( standby current ) 등 의 전기 적 특성 을 개선 하 며 에스램 소자 의 수율 을 향상 시키 기 위한 것 이 다 .