도 2 b 를 참조 하 면 , 제 1 메모리 패턴 ( ML 1 ) 및 제 2 메모리 패턴 ( ML 2 ) 각각 은 터널 절 연막 ( TI ) , 터널 절 연막 ( TI ) 을 감싸 는 데이터 저 장막 ( DS ) , 및 데이터 저 장막 ( DS ) 을 감싸 는 제 1 블로킹 절 연막 ( BI 1 ) 을 포함 할 수 있 다 . 터널 절 연막 ( TI ) 은 전하 터널 링 이 가능 한 절연물 로 형성 될 수 있 다 . 예 를 들 어 , 터널 절 연막 ( TI ) 은 실리콘 산화 막 으로 형성 될 수 있 다 . 데이터 저 장막 ( DS ) 은 도 2 a 를 참조 하 여 상술 한 워드 라인 들 ( WL 1 내지 WLk ) 과 제 1 채널 패턴 ( CH 1 ) 사이 의 전압 차이 에 의해 변경 되 는 데이터 를 저장 할 수 있 는 다양 한 물질 로 형성 될 수 있 다 . 예 를 들 어 , 데이터 저 장막 ( DS ) 은 전하 트랩 이 가능 한 질화 막 을 포함 할 수 있 다 . 이외 에 도 , 데이터 저 장막 ( DS ) 은 나노 닷 , 저항 가변 이 가능 한 상변화 물질 등 을 포함 할 수 있 다 . 제 1 블로킹 절 연막 ( BI 1 ) 은 전하 차단 이 가능 한 산화 막 을 포함 할 수 있 다 .