최적화 중 인 디바이스 아래 의 웰 의 전위 의 최종 정착 은 플롯 ( 802 ) 으로서 도시 되 는데 , 이 는 원래 의 웰 전압 상태 ( 비교 의 편의 상 , 플롯 ( 801 ) 에 도시 된 상수 ) 로부터 - 99 ㎷ 보다 더 많이 시프트 된다 . 선량계 ( 204 ) 로부터 의 그리고 기준 회로 ( 205 ) 로부터 의 차동 출력 의 시프트 가 선량계 전압 ( 211 ) 의 플롯 ( 808 ) 및 기준 전압 ( 213 ) 의 플롯 ( 810 ) 으로 도시 된다 . 이 에 따라 , V GS 의 잔류 시프트 의 플롯 ( 812 ) 은 100 ㎷ 시프트 의 거의 완벽 한 보상 을 예시 한다 . 따라서 V TH 에 대한 1 : 1 영향 을 가정 하 면 , 결과 들 이 도 4 에 도시 되 는 시뮬레이션 에서 는 , 선량계 ( 204 ) 의 FD - SOI 트랜지스터 ( 209 ) 에 부여 된 + 100 ㎷ 상당 의 V TH 시프트 의 원래 값 으로부터 V GS 의 ~ 0 . 7 ㎷ 잔류 시프트 만 이 유지 된다 .