상기 와 같이 , 비례 제 어부 ( 140 ) 는 에러 코드 ( LV < 6 : 0 >) 와 제 1 및 제 2 비례 이득 팩터 ( KPN < 1 : 0 >, KPP < 1 : 0 >) 를 곱한 결과 를 각각 비례 제어 신호 ( PPULSE ) 에 동기 시켜 풀 업 제어 신호 ( POUTP < 6 : 0 >) 및 풀다운 제어 신호 ( POUTN < 6 : 0 >) 로 출력 할 수 있 다 . 또한 , 제 1 어레이 구동 부 ( 160 ) 는 PMOS 트랜지스터 로 구현 된 풀 업 어레이 부 ( 162 ) 및 NMOS 트랜지스터 로 구현 된 풀 다운 어레이 부 ( 164 ) 를 모두 포함 할 수 있 다 . 따라서 , 제안 발명 의 비례 제 어부 ( 140 ) 는 출력 전압 ( VOUT ) 에 언더 슈트 ( undershoot ) 가 발생 한 경우 , 풀 업 어레이 부 ( 162 ) 를 이용 하 여 제 1 전류 ( IPWR . P ) 을 증가 시키 고 , 출력 전압 ( VOUT ) 에 오버 슈트 ( overshoot ) 가 발생 한 경우 풀 다운 어레이 부 ( 164 ) 를 이용 하 여 제 1 전류 ( IPWR . P ) 을 감소 시켜 빠른 레귤레이션 을 수행 함 으로써 출력 전압 ( VOUT ) 을 일정 하 게 유지 할 수 있 다 .