도 1 a 를 참조 하 면 , 반도체 기판 ( 10 ) 을 부분 식각 하 여 리 세스 게이트 영역 ( 20 ) 을 형성 하 고 , 리 세스 게이트 영역 ( 20 ) 을 포함 하 는 반도체 기판 전체 표면 에 베리 어 막 ( 30 ) 을 형성 한다 . 이때 , 리 세스 게이트 영역 ( 20 ) 과 게이트 의 오 정렬 을 방지 하 기 위하 여 리 세스 게이트 영역 ( 20 ) 의 선폭 을 가능 한 한 작 게 형성 하 여야 하 는데 , 선폭 을 감소 시킬 경우 공정 마진 이 감소 하 는 문제 가 발생 한다 .