상기 문제점 을 해결 하 기 위하 여 , 비트 라인 형성 시 비트 라인 콘 택 홀 내벽 에 스 페이서 를 형성 한 후 상기 비트 라인 콘 택 홀 을 매립 함 으로써 , 후속 공정 시 저장 전극 콘 택 플러그 와 의 공간 을 충분히 확보 할 수 있 으며 , 이 로 인해 비트 라인 콘 택 플러그 와 저장 전극 콘 택 플러그 간 에 발생 되 는 SAC 페일 을 방지 할 수 있 다 .