상기 제 1 진폭 검출 회로 ( 683 - 1 ) 는 , 제 1 및 제 2 N 채널 FET ( MN 1 , MN 2 ) 와 제 1 전류 원 ( IS 1 ) 을 포함 할 수 있 다 . 상기 제 1 및 제 2 N 채널 FET ( MN 1 , MN 2 ) 는 , 상기 전원 전압 ( VDD ) 단자 에 공통 접속 된 드레 인 , 파지 티 브 신호 ( Vd +) 및 네 가티 브 신호 ( Vd -) 각각 을 입력 받 는 게이트 , 및 서로 공통 접속 된 소스 를 포함 할 수 있 다 .