기존 반도체 공정 의 패키지 ( Package ) 는 칩 ( Chip ) 을 기판 에 실장 하 고 , 금선 ( Gold Wire ) 을 이용 하 여 칩 과 기판 을 전기 적 으로 연결 하 여 주 는 형태 였으나 , 스마트폰 , 태블릿 PC 및 노트북 등 최신 휴대 용 전자 기기 들 이 가볍 고 얇 은 패키지 를 요구 하 면서 기존 의 2 D 패키지 방법 으로 는 수요자 들 의 요구 조건 을 만족 하 기 어렵 게 되 었 다 . 이 에 따라 , 최근 기존 배선 폭 의 물리 적 한계 를 극복 하 기 위하 여 3 차원 집적회로 의 기술 개발 이 활발 한데 , 패키지 공정 의 경박 단소 화 를 위해 FoPLP ( Fan - out Panel Level Package ) , FoWLP ( Fan - out Wafer Level Package ) 등 의 어드밴스 드 패 키 징 ( Advanced Packaging ) 기술 개발 이 필수 적 이 다 .