도 1 은 종래 의 파이프 래치 제어 회로 의 상세 회로도 를 나타낸 것 이 다 . 도 1 에 도시 된 바 와 같이 종래 의 파이프 래치 제 어회 로 는 리드 명령 ( RD Command ) 이 입력 되 면 각 뱅크 ( Bank ) 에서 데이터 를 읽 어 ( Read ) 글로벌 ( GIO ) 라인 으로 전송 한다 . 상기 파이프 래치 제 어회 로 는 상기 파이프 래치 제어 신호 ( Pipelatch Control Signal , 이하 pcd ) 를 입력 받 는 낸드 게이트 ( ND 11 ) 를 거쳐 a 11 노드 에 신호 를 출력 한다 . 상기 a 11 노드 의 신호 를 입력 받 는 낸드 게이트 ( ND 12 ) 는 파워 업 신호 ( pwrup ) 와 ' 하이 ' 레벨 인 지연 노드 ( D 11 ) 의 신호 를 조합 하 여 a 12 노드 에 신호 를 출력 한다 . 상기 파이프 래치 제어 회로 에서 파이프 래치 를 인 에 이 블 시키 기 위해 필요 한 지연 시간 은 저항 ( R 11 , R 12 ) 이 달린 MOS 트랜지스터 형 인버터 ( P 11 , P 12 , N 11 , N 12 ) 와 모스 캐 패 시터 ( C 1 , C 2 , C 3 , C 4 ) 에 의해 결정 된다 . 상기 지연 시간 을 가진 지연 신호 ( DLY ) 는 지연 노드 ( D 11 ) 에 인가 된다 . 파이프 래치 펄스 신호 ( pcdpb ) 는 상기 지연 노드 ( D 11 ) 의 지연 신호 ( DLY ) 와 상기 a 11 노드 의 신호 를 낸드 조합 하 여 출력 된다 . 상기 파이프 래치 펄스 신호 ( pcdpb ) 는 시프트 레지스터 ( Shift Register ) 를 거쳐 파이프 래치 인 에 이 블 신호 를 생성 한다 . 상기 파이프 래치 인 에 이 블 신호 는 상기 시프트 레지스터 에 시리즈 로 연결 된 파이프 래치 에 순차 적 으로 입력 된다 .