전술 한 클럭 주파수 체배 기 회로 는 입력 클럭 신호 보다 높 은 주파수 를 가질 수 있 는 출력 클럭 신호 를 생성 하 기 위해 확장 될 수 있 다 . 상기 클럭 주파수 체배 기 회로 는 직렬 배열 로 서로 연결 된 다중 클럭 주파수 체배 기 를 포함 할 수 있 다 . 각각 의 클럭 주파수 체배 기 는 클럭 주파수 - 디지털 변환기 에 연결 되 며 , 입력 클럭 의 2 배 에 해당 하 는 주파수 를 갖 는 출력 클럭 을 제공 한다 . 이 들 회로 블록 의 디지털 프로그래머 블 지연 회로 는 도 7 a 내지 도 7 d 및 도 8 과 관련 하 여 기술 된 예 에 따라 배열 될 수 있 다 .