상기 반도체 소자 를 제조 하 는 방법 에서 는 , 도 1 내지 도 24 를 참조 로 설명 한 방법 과 는 달리 , 제 4 예비 게이트 구조물 ( 168 ) 에 오버랩 되 지 않 는 제 2 마스크 ( 404 ) 가 형성 되 어 , 제 4 게이트 마스크 ( 158 ) 는 모두 제거 되 고 제 4 절 연막 패턴 ( 176 ) 은 제 4 게이트 구조물 ( 228 a ) 의 상면 에 는 형성 되 지 않 는다 . 이 에 따라 , 제 4 상부 도전 패턴 ( 208 a ) 이 상대 적 으로 큰 부피 를 갖 도록 형성 될 수 있 어 제 4 게이트 구조물 ( 228 a ) 은 상대 적 으로 낮 은 저항 을 가질 수 있 다 . 다만 , 실제 공정 에서 미스 - 얼라인 이 발생 하 는 경우 , 제 4 예비 게이트 구조물 ( 168 ) 측벽 상 의 제 1 절 연막 ( 170 ) 부분 이 과다 하 게 제거 되 어 이후 실리 사이 데이 션 공정 에 의해 단락 문제 가 발생 할 수 있 으므로 , 이 와 같 은 측면 에서 는 도 1 내지 도 24 를 참조 로 설명 한 반도체 소자 제조 방법 이 보다 높 은 안정 성 을 가질 수 있 다 .