상기 필터 회로 ( 810 ) 는 상기 분주 신호 ( MIXOUT _ DIV ) 의 활성 화 구간 동안 상기 지연 제어 신호 ( CFDL ) 펄스 가 3 회 이상 발생 되 는 경우 필터링 신호 ( OUT ) 를 활성 화 시키 도록 구성 된 것 이 다 . 기준 클럭 신호 ( REFCLK ) 의 위상 왜곡 이 발생 하 지 않 은 경우 커스 듀얼 딜레이 라인 ( 210 ) 에 의한 지연 고정 이 이루어진 후 에 는 파인 딜레이 라인 ( 220 ) 을 예 를 들 어 , 2 단계 정도 조정 하 면 지연 고정 이 이루어져야 한다고 가정 한 것 이 다 . 즉 , 지연 제어 신호 ( CFDL ) 펄스 가 2 회 만 발생 되 어야 한다고 가정 한 것 이 다 . 상기 분주 신호 ( MIXOUT _ DIV ) 는 상기 딜레이 라인 ( 200 ) 의 지연 신호 ( MIXOUT ) 를 예 를 들 어 , 3 분주 한 신호 이 다 . 상기 분주 신호 ( MIXOUT _ DIV ) 를 사용 한 것 은 상기 지연 제어 신호 ( CFDL ) 펄스 의 3 회 발생 을 검출 하 기 위한 구간 을 확보 하 기 위함 이 다 .