도 3 은 수직 축 ( 708 , 710 , 712 ) 상 의 전압 으로 도시 된 자율 최적화 회로 ( 200 ) 의 시뮬레이션 결과 들 의 플롯 들 ( 700 ) 을 포함 한다 . 수평 축 ( 706 ) 상 에 도시 된 - 100 ㎷ 내지 + 100 ㎷ 범위 의 임의 의 V GS 시프트 가 선량계 ( 204 ) 의 선량계 트랜지스터 ( 209 ) 에 부여 되 어 nMOS 반도체 ( 101 ) 또는 pMOS 반도체 ( 103 ) 와 같 은 FD - SOI 반도체 디바이스 에 대한 TID 영향 들 을 시뮬레이션 하 였 다 . 단순 하 게 하 기 위해 반도체 디바이스 의 동일 한 임계 전압 ( V TH ) 과 웰 바이어스 간 의 1 : 1 선형 관계 가 가정 되 었 고 , 전압 제어 전압 원 이 동일 한 디바이스 에 직렬 로 추가 되 었 다 .