반면 에 , 도 23 의 R / W 회로 ( 8 ') 에서 는 , 선행 하 는 실시 예 와 는 달리 , S / A 회로 ( 30 B ) 도 다 치 이용 을 위해 준비 된 것 이 다 . S / A 회로 ( 30 B ) 는 서로 다른 기준 레벨 들 ( VRDREF 1 - 3 ) 을 검출 된 각 레벨 들 과 비교 하 여 4 치 데이터 를 검출 하 는 세 개 의 연산 증폭기 ( OP 4 , OP 5 , OP 6 ) 를 포함 한다 . S / A 회로 는 또한 게이트 회로 들 ( G 2 , G 3 ) 및 연산 증폭기 들 ( OP 4 내지 OP 6 ) 로부터 의 3 비트 출력 을 2 비트 출력 데이터 ( Q 0 , Q 1 ) 로 변환 하 기 위한 인버터 들 ( IV 4 , IV 5 , IV 6 ) 을 포함 한다 . 검출 동작 을 다치 용 으로 수정 하 면 되 고 , 기본 적 인 원리 는 제 1 실시 예 와 유사 하 다 .