선택 적 전도성 플레이트 층 ( 6 ) 및 인 - 프로세스 소스 레벨 재료 층 들 ( 10 ') 은 , 워드 라인 전기 전도성 층 들 과 접촉 하 는 콘택트 비아 구조물 들 이 후속 적 으로 형성 될 계단 영역 ( 200 ) 위 로 개구 가 연장 되 도록 패턴 화 될 수 있 다 . 일 실시 예 에서 , 계단 영역 ( 200 ) 은 제 1 수평 방향 ( hd 1 ) ( 예컨대 , 워드 라인 방향 ) 을 따라 메모리 어레이 영역 ( 100 ) 으로부터 측 방향 으로 이격 될 수 있 다 . 제 1 수평 방향 ( hd 1 ) 에 수직 인 수평 방향 은 본 명세서 에서 제 2 수평 방향 ( hd 2 ) ( 예컨대 , 비트 라인 방향 ) 으로 지칭 된다 . 일 실시 예 에서 , 선택 적 전도성 플레이트 층 ( 6 ) 및 인 - 프로세스 소스 레벨 재료 층 들 ( 10 ') 내 의 추가 적 인 개구 들 이 메모리 어레이 영역 ( 100 ) 의 영역 내 에 형성 될 수 있 으며 , 여기 서 메모리 스택 구조물 들 을 포함 하 는 3 차원 메모리 어레이 가 후속 적 으로 형성 될 것 이 다 . 후속 적 으로 필드 유전체 재료 부분 으로 충전 되 는 주변 디바이스 영역 ( 400 ) 이 계단 영역 ( 200 ) 에 인접 하 게 제공 될 수 있 다 .