본 발명 에 따른 반도체 메모리 장치 의 파이프 래치 제어 회로 를 상세히 설명 하 면 , 상기 파이프 래치 제 어회 로 는 상기 신호 입력 부 ( 110 ) 에서 상기 파이프 래치 제어 신호 ( pcd ) 를 입력 받 아 a 1 노드 에 신호 를 출력 한다 . 상기 a 1 노드 의 신호 를 입력 받 는 상기 펄스 조 절부 ( 100 ) 는 상기 펄스 제어 유닛 ( 200 ) 의 CL 6 , CL 7 인 고속 동작 에 서 생성 된 a 2 노드 의 신호 를 모스 캐 패 시터 ( C 3 , C 4 ) 가 입력 받 아 펄스 폭 이 감소 된 지연 신호 ( DLY ) 를 지연 노드 ( D 1 ) 에 출력 한다 . 상기 신 호조 합부 ( 130 ) 는 상기 지연 노드 ( D 1 ) 의 지연 신호 ( DLY ) 와 상기 a 1 노드 의 신호 를 입력 받 아 파이프 래치 펄스 신호 ( pcdpb ) 를 생성 한다 .