도 14 를 참조 하 면 , 본 발명 의 실시 예 들 에 따른 반도체 소자 ( 20 ) 는 제 1 서브 칩 ( CH 1 ) , 제 2 서브 칩 ( CH 2 ) , 및 제 1 및 제 2 서브 칩 들 ( CH 1 , CH 2 ) 사이 의 삽입 층 ( 300 ) 을 포함 할 수 있 다 . 제 1 서브 칩 ( CH 1 ) 및 제 2 서브 칩 ( CH 2 ) 은 서로 수직 하 게 적층 될 수 있 고 , 삽입 층 ( 300 ) 은 제 1 및 제 2 서브 칩 들 ( CH 1 , CH 2 ) 을 물리 적 으로 연결 할 수 있 다 .