한편 , 제 1 내지 제 7 풀 업 트랜지스터 ( PM 1 _ 1 ~ PM 1 _ 7 ) 는 2 배 씩 증가 하 는 사이즈 ( W / L ) 를 가지 도록 구성 될 수 있 다 . 예 를 들 어 , 풀 업 제 어 신호 ( POUTP < 6 : 0 >) 의 제 7 비트 ( POUTP < 6 >) 를 입력 받 는 제 7 풀 업 트랜지스터 ( PM 1 _ 7 ) 는 풀 업 제 어 신호 ( POUTP < 6 : 0 >) 의 제 1 비트 ( POUTP < 0 >) 를 입력 받 는 제 1 풀 업 트랜지스터 ( PM 1 _ 1 ) 의 사이즈 의 26 = 64 배 큰 사이즈 를 가지 도록 구성 될 수 있 다 . 마찬가지 로 , 제 1 내지 제 7 풀 다운 트랜지스터 ( NM 1 _ 1 ~ NM 1 _ 7 ) 는 2 배 씩 증가 하 는 사이즈 ( W / L ) 를 가지 도록 구성 될 수 있 다 . 즉 , 제 1 내지 제 7 풀 업 트랜지스터 ( PM 1 _ 1 ~ PM 1 _ 7 ) 혹은 제 1 내지 제 7 풀 다운 트랜지스터 ( NM 1 _ 1 ~ NM 1 _ 7 ) 가 일정 배수 씩 증가 하 는 사이즈 를 가짐 으로써 제 1 비례 이득 팩터 ( KPN < 1 : 0 >) 혹은 제 2 비례 이득 팩터 ( KPP < 1 : 0 >) 에 따른 전류 크기 가 비 선형 적 으로 ( non - linear ) 증가 하 도록 제어 할 수 있 다 . 따라서 , 제 1 어레이 구동 부 ( 160 ) 는 출력 전압 ( VOUT ) 의 에러 성분 이 커질수록 제 1 전류 ( IPWR . P ) 의 크기 가 커지 도록 제어 할 수 있 다 .