이 실시 예 에서 , 채널 반도체 층 ( 102 ) 및 버퍼 반도체 ( 101 ) 의 소스 / 드레 인 영역 에 형성 된 리 세스 ( 트렌치 ) 는 핀 하부 표면 ( 100 A ) 에 도달 하 지 않 는다 . 일부 실시 예 에서 , 캡 소스 / 드레 인 에피 텍 셜 층 ( 109 ) 의 상부 표면 은 채널 반도체 층 ( 102 ) 의 상부 표면 위 에 위치 된다 . 일부 실시 예 에서 측벽 스 페이서 ( 107 ) 는 서로 상이 한 재료 로 제조 된 3 개 의 층 ( 107 A , 107 B 및 107 C ) 을 포함 한다 . 일부 실시 예 에서 , 게이트 캡 절연 층 ( 206 ) 이 게이트 전극 층 ( 204 ) 위 에 형성 된다 .