도 4 를 참조 하 면 , 상기 마스크 패턴 ( 미 도시 ) 과 상기 보호막 ( 미 도시 ) 을 제거 한 후 에 , 상기 반도체 기판 ( 1 ) 상 에 제 1 절 연막 ( 5 ) 을 형성 하 여 상기 활성 기둥 들 ( AP ) 을 덮 는다 . 상기 제 1 절 연막 ( 5 ) 은 예 를 들 면 실리콘 질화 막 또는 차례 로 적층 된 실리콘 산화 막 과 실리콘 질화 막 으로 형성 될 수 있 다 . 상기 제 1 절 연막 ( 5 ) 에 대해 에치 백 공정 을 진행 하 여 상기 활성 기둥 들 ( AP ) 의 측벽 을 노출 시키 고 상기 반도체 기판 ( 1 ) 상 에 소정 의 두께 로 상기 제 1 절 연막 ( 5 ) 을 남긴다 . 상기 반도체 기판 ( 1 ) 의 전면 상 에 제 1 희생 절 연막 ( 7 ) 을 적층 하 여 상기 활성 기둥 들 ( AP ) 을 덮 는다 . 상기 제 1 희생 절 연막 ( 7 ) 은 예 를 들 면 상기 제 1 절 연막 ( 5 ) 및 상기 활성 기둥 들 ( AP ) 과 식각 선택 비 를 가지 는 물질 로서 , 예 를 들 면 실리콘 산화 막 으로 형성 될 수 있 다 . 상기 제 1 희생 절 연막 ( 7 ) 에 대해 에치 백 공정 을 진행 하 여 상기 활성 기둥 들 ( AP ) 의 상부 측벽 과 상부 면 을 노출 시키 되 , 상기 활성 기둥 들 ( AP ) 의 하부 측벽 들 사이 를 채우 도록 제 1 희생 절 연막 ( 7 ) 을 남긴다 . 이때 남겨진 상기 제 1 희생 절 연막 ( 7 ) 의 두께 ( T 1 ) 는 후 속 에 최종 적 으로 형성 되 는 수직 전계 트랜지스터 의 유효 게이트 길이 ( 도 2 의 GL ) 과 동일 / 유사 할 수 있 다 . 상기 제 1 희생 절 연막 ( 7 ) 의 상부 면 의 높이 는 후 속 에 형성 되 는 스 페이서 ( 17 ) 의 하 부면 의 높이 에 해당 할 수 있 다 . 상기 제 1 희생 절 연막 ( 7 ) 을 에치 백 하 는 과정 에서 발생 되 는 식각 산포 는 금속 막 을 식각 하 는 과정 에서 발생 되 는 식각 산포 의 거의 1 / 5 ~ 1 / 10 수준 으로 매우 작 다 .