도 3 a 및 3 b 의 ( 312 ) 와 연관 된 구성 을 사용 하 는 대안 적 인 방법 에서 , 전류 제한 신호 는 도 3 a 및 3 b 에서 의 ( 312 ) 에서 일반 적 으로 나타나 는 바 와 같이 클록 신호 를 갖 는 래치 ( 314 ) 를 사용 하 여 래 칭 된다 ( latched ) . 이 구성 과 연관 된 다양 한 파형 들 이 도 6 에서 도시 된다 . 이 구성 이 도 5 와 관련 해서 도시 된 주파수 문제 들 을 야기 하 지 않 는 반면 에 , 이 구성 은 인덕 터 전류 파형 ( 404 ) 과 관련 해서 도시 된 바 와 같이 인덕 터 리플 전류 에서 드라마틱 한 ( dramatic ) 증가 를 야기 한다 . 이것 은 세 가지 중요 한 문제 들 을 야기 한다 . 이 들 은 전류 제한 값 에 가장 가까운 전류 레벨 들 을 전달 하 는 것 에 대한 불능 ( inability ) 을 포함 한다 . 전류 제한 ( 히스테리시스 엔트리 및 이 그 지트 레벨 들 ) 이 존재 하 는 어려움 및 중요 한 듀티 사이클 디 스터 번스 역시 스티키 ( sticky ) 전류 제한 으로 불려진다 .