도 4 를 참조 하 면 , 메모리 블록 ( BLK 1 ) 은 공통 소스 라인 ( CSL ) , 복수 의 비트 라인 들 ( BL < 0 >~ BL < 3 >) 및 공통 소스 라인 ( CSL ) 과 비트 라인 들 ( BL < 0 >~ BL < 3 >) 사이 에 배열 되 는 복수 개 의 스트링 들 을 포함 할 수 있 다 . 공통 소스 라인 ( CSL ) 은 기판 ( 111 ) 상 에 배치 되 는 도전 성 박막 또는 기판 ( 111 ) 내 에 형성 되 는 불순물 영역 일 수 있 다 . 비트 라인 들 ( BL < 0 >~ BL < 3 >) 은 기판 ( 111 ) 으로부터 이격 되 어 그 상부 에 배치 되 는 도전 성 패턴 들 ( 예 를 들 면 , 금속 라인 ) 일 수 있 다 . 2 차원 적 으로 배열 되 는 비트 라인 들 ( BL < 0 >~ BL < 3 >) 각각 에 는 복수 개 의 스트링 들 이 병렬 로 연결 된다 . 이 에 따라 스트링 들 은 공통 소스 라인 ( CSL ) 또는 기판 ( 111 ) 상 에 2 차원 적 으로 배열 된다 . 스트링 들 각각 은 공통 소스 라인 ( CSL ) 에 접속 하 는 접지 선택 트랜지스터 ( GST ) , 비트 라인 ( BL < 0 >~ BL < 3 >) 에 접속 하 는 스트링 선택 트랜지스터 ( SST ) 및 접 지 및 스트링 선택 트랜지스터 들 ( GST , SST ) 사이 에 배치 되 는 복수 의 메모리 셀 트랜지스터 들 로 구성 될 수 있 다 . 접 지 선택 트랜지스터 ( GST ) , 스트링 선택 트랜지스터 ( SST ) 및 메모리 셀 트랜지스터 들 ( MCT ) 은 직렬 로 연결 될 수 있 다 . 이 에 더 하 여 , 공통 소스 라인 ( CSL ) 과 비트 라인 들 ( BL < 0 >~ BL < 3 >) 사이 에 배치 되 는 , 복수 의 접지 선택 라인 들 ( GSL < 0 >~ GSL < 6 >), 복수 의 워드 라인 들 ( WL < 0 >~ WL < 3 >) 및 복수 의 스트링 선택 라인 들 ( SSL < 0 >~ SSL < 6 ) 이 접 지 선택 트랜지스터 ( GST ) , 메모리 셀 트랜지스터 들 ( MCT ) 및 스트링 선택 트랜지스터 들 ( SST ) 의 게이트 전극 들 로서 각각 사용 될 수 있 다 . 접 지 선택 트랜지스터 들 ( GST ) 모두 는 기판 ( 111 ) 으로부터 실질 적 으로 동일 한 거리 에 배치 될 수 있 다 . 그리고 , 이 들 의 게이트 전극 들 은 Y 방향 에 대해서 복수 의 도전체 들 로 분리 된 형태 로 형성 될 수 있 다 . 즉 , 복수 의 접지 선택 라인 들 ( GSL < 0 >~ GSL < 6 >) 각각 은 비트 라인 들 ( BL < 0 >~ BL < 3 >) 과 는 서로 교차 하 도록 형성 될 수 있 다 . 따라서 , 복수 의 접지 선택 라인 들 ( GSL < 0 >~ GSL < 6 >) 각각 은 서로 다른 전압 이 제공 될 수 있 다 .