제 1 서브 메모리 셀 어레이 ( 1 A ) 의 나머지 게이트 라인 들 ( SSL , WL 1 , WL 2 ) 각각 은 제 2 그룹 의 연결 배선 을 통해서 제 2 서브 로우 디코더 ( 2 B ) 에 포함 된 패스 트랜지스터 들 중 하나 에 전기 적 으로 접속 되 어 해당 패스 트랜지스터 를 통해서 동작 전압 을 제공 받 을 수 있 다 . 제 2 서브 메모리 셀 어레이 ( 1 B ) 의 나머지 게이트 라인 들 ( SSL , WL 1 , WL 2 ) 각각 은 제 3 그룹 의 연결 배선 을 통해서 제 3 서브 로우 디코더 ( 2 C ) 에 포함 된 패스 트랜지스터 들 중 하나 에 전기 적 으로 접속 되 어 해당 패스 트랜지스터 를 통해서 동작 전압 을 제공 받 을 수 있 다 .