본 발명 은 워드 라인 과 비트 라인 콘 택 이 숏트 ( short ) 되 는 현상 을 방지 하 기 위한 반도체 소자 의 제조 방법 을 제공 하 기 위한 것 으로 , 이 를 위해 본 발명 의 반도체 소자 의 제조 방법 은 게이트 절 연막 이 형성 된 반도체 기판 상 에 게이트 도전 막 을 형성 하 는 단계 ; 상기 게이트 도 전막 의 일부 를 식각 하 여 상기 게이트 도전 막 표면 에 홈 을 형성 하 는 단계 ; 상기 홈 을 매립 하 면서 표면 이 평탄 해진 게이트 하드 마스크 막 을 형성 하 는 단계 ; 상기 게이트 하드 마스크 막 , 게이트 도전 막 및 게이트 절 연막 을 패 터닝 하 여 복수 의 게이트 패턴 을 형성 하 는 단계 ; 상기 게이트 패턴 사이 의 반도체 기판 상 에 랜딩 플러그 콘 택 을 형성 하 는 단계 ; 상기 랜딩 플러그 콘 택 을 포함 한 전면 에 층간 절 연막 을 형성 하 는 단계 ; 상기 층간 절 연막 을 식각 하 여 상기 랜딩 플러그 콘 택 을 오픈 시키 는 비트 라인 콘 택 홀 을 형성 하 는 단계 ; 및 상기 비트 라인 콘 택 홀 을 매립 하 는 비트 라인 콘 택 과 비트 라인 을 동시 에 형성 하 는 단계 를 포함 하 고 , 게이트 하드 마스크 막 을 홈 내 에 매립 하 여 비트 라인 콘 택 예정 영역 에 위치 하 는 게이트 패턴 탑 부분 의 게이트 하드 마스크 막 두께 를 증가 시키 어 , 게이트 패턴 과 비트 라인 콘 택 이 오 정렬 된다 하 더라도 비트 라인 콘 택 홀 식각 시 게이트 도전 막 이 드러나 는 것 을 방지 하 므로 게이트 패턴 과 비트 라인 콘 택 이 숏트 되 는 현상 을 방지 할 수 있 고 , 이 에 따라 소자 의 수율 을 향상 시킬 수 있 다 .