도 1 내지 도 11 을 참조 하 면 , 본 발명 의 몇몇 실시 예 에 따른 반도체 장치 는 제 1 내지 제 16 게이트 전극 ( G 1 내지 G 16 ) , 제 1 내지 제 11 핀 형 패턴 ( F 1 내지 F 11 ) , 제 1 내지 제 16 소오 스 / 드레 인 컨 택 ( CA 1 내지 CA 16 ) , 제 1 내지 제 10 게이트 컨 택 ( CB 1 내지 CB 10 ) , 제 1 내지 제 8 게이트 컷 ( GC 1 내지 GC 8 ) , 제 1 내지 제 12 소오 스 / 드레 인 비아 ( VA 1 내지 VA 12 ) , 제 1 내지 제 6 게이트 비아 ( VB 1 내지 VB 6 ) , 제 1 내지 제 5 접지 패드 ( VSP 1 내지 VSP 5 ) , 제 1 내지 제 10 워드 라인 패드 ( WLP 1 내지 WLP 10 ) , 제 1 내지 제 5 접지 비아 ( VSV 1 내지 VSV 5 ) , 제 1 내지 제 10 워드 라인 비아 ( WLV 1 내지 WLV 10 ) , 제 1 비트 라인 ( BL 1 ) , 제 2 비트 라인 ( BL 2 ) , 파워 레일 ( VDD ) , 제 1 서치 라인 ( SL 1 ) , 제 2 서치 라인 ( SL 2 ) , 제 1 내지 제 3 워드 라인 ( WL 1 내지 WL 3 ) , 기판 ( 100 ) , 필드 절 연막 ( 105 ) , 제 1 접지 레일 ( 110 ) , 제 1 내지 제 7 서브 접지 레일 ( 111 내지 117 ) , 제 1 내지 제 3 나노 와이어 ( 131 내지 133 ) , 게이트 절 연막 ( 141 ) , 게이트 스 페이서 ( 142 ) , 캡 핑 패턴 ( 143 ) , 소오 스 / 드레 인 영역 ( 150 ) , 실리사이드 층 ( 160 ) , 제 1 층간 절 연막 ( 170 ) 및 제 2 층간 절 연막 ( 180 ) 을 포함 한다 .