본 발명 은 상변화 메모리 소자 의 하부 전극 을 다 마신 및 듀얼 다 마신 공정 기술 에서 금속 배선 및 비아 ( Via ) 형성 을 위한 베리어 메탈 을 이용 하 여 제조 하 기 위한 것 으로 , 이 를 위한 본 발명 은 반도체 기판 상 에 절 연막 을 패 터닝 하 는 과정 과 , 패 터닝 된 절 연막 상 에 베리 어 메탈 및 금속 을 순차 적 으로 형성 하 는 과정 과 , 배리어 메탈 상부 에 형성 된 금속 을 CMP ( chemical mechanical polishing ) 연마 하 여 절 연막 상부 의 베리어 메탈 을 잔존 시키 면서 금속 을 평탄 화 하 고 , 잔존 시킨 베리어 메탈 을 원하 는 상변화 메모리 소자 의 하부 전극 으로 패 터닝 하 는 과정 과 , 패 터닝 된 하부 전극 상부 에 절 연막 을 증착 하 고 , 증착 된 절 연막 에 홀 을 형성 하 며 , 그 상부 에 상변화 재료 및 상부 전극 을 순차 적 으로 형성 하 여 패 터닝 하 는 과정 과 , 상부 전극 상 에 절 연막 을 증착 하 고 , 상부 의 금속 배선 과 이 를 하부 전극 과 연결 시키 기 위해 비아 를 형성 하 는 과정 을 포함 한다 . 따라서 , 추가 적 인 하부 전극 형성 을 위한 증착 이 필요 없 으며 , 또한 구리 ( Cu ) 와 구리 합금 을 사용 함 에 따라 배선 저항 을 감소 시켜 안정 화 시킬 수 있 어 반도체 소자 의 특성 을 향상 시킬 수 있 는 효과 가 있 다 .