지연 고정 루프 의 이러 한 장점 을 이용 하 여 지연 고정 루프 기반 의 주파수 체 배기 들 이 제안 되 어 왔 다 . 그러나 종래 의 지연 고정 루프 기반 의 주파수 체배 기 들 은 주파수 를 체배 하 기 위하 여 전압 제어 지연선 에서 발생 된 다중 클록 ( Multi Phase Clock ) 신호 를 입력 으로 이용 하 는 에지 컴 바이너 ( Edge Combiner ) 를 사용 한다 . 일반 적 으로 전압 제어 지연선 각각 의 지연 단 에서 발생 된 상기 다중 클 록 들 사이 에 는 레이아웃 ( Layout ) 과정 과 제조 과정 에 있 어서 필연 적 으로 미스 매치 ( Mismatch ) 가 발생 하 게 된다 . 이렇게 발생 된 미스 매치 는 지연 고정 루프 기반 의 주파수 체배 기 출력 에 있 어서 고정 적 으로 발생 하 는 지터 ( Fixed Pattern Jitter ) 와 스퍼 ( Spur ) 를 발생 시키 고 이 는 지연 고정 루프 기반 의 주파수 체배 기 의 성능 을 떨어뜨린다 . 따라서 이러 한 미스 매치 를 줄이 고 지터 를 줄일 수 있 는 주파수 체배 기 개발 에 대한 필요 성 이 커지 고 있 다 .