다음 에 는 , 제 1 및 제 2 리세 스 게이트 영역 ( 125 a , 125 b ) 상부 에 제 1 및 제 2 게이트 ( 160 a , 160 b ) 가 각각 구비 된다 . 이때 , 제 1 및 제 2 게이트 ( 160 a , 160 b ) 는 게이트 산화 막 ( 140 ) , 게이트 폴리 실리콘 층 ( 145 ) , 게이트 금속 층 ( 150 ) 및 게이트 하드 마스크 층 ( 155 ) 으로 구비 되 며 , 제 1 및 제 2 리세 스 게이트 영역 ( 125 a , 125 b ) 에 의해서 늘어나 는 채널 길이 에 의해서 보상 되 는 영역 만큼 게이트 선폭 을 감소 시킬 수 있 다 .