이 와 같이 , 본 발명 은 주변 회로 영역 및 코아 영역 에서 의 반도체 소자 를 제조 함 에 있 어서 , 접합 예정 영역 의 일부분 을 리세 스 하 여 접합 예정 영역 을 단 차지 도록 한 후 , 상기 단 차진 접합 예정 영역 내 에 불순물 을 이온 주입 하 여 단 차진 접합 영역 을 형성 하 므로 비트 라인 과 콘 택하 는 접합 영역 의 유효 면적 을 크 게 증가 시킬 수 있 다 . 한편 , 도 2 c 에서 는 하나 의 비트 라인 용 콘 택 홀 ( H ) 에 의해 노출 되 는 접합 영역 ( 270 ) 의 단차 부 가 한 개인 경우 에 대해 도시 하 였 지만 , 만약 리세 스 된 접합 예정 영역 중앙부 폭 이 50 ∼ 100 Å 정도 로 좁 은 경우 리세 스 된 영역 모두 가 비트 라 인용 콘 택 홀 ( H ) 에 의해 노출 되 어 , 하나 의 비트 라인 용 콘 택 홀 ( H ) 에 의해 노출 되 는 접합 영역 ( 270 ) 의 단차 부 가 두 개 가 되 므로 비트 라인 ( 290 ) 과 접합 영역 ( 270 ) 간 이 콘 택 면적 이 더욱 증가 한다 .