한편 , 유전체 막 ( 303 ) 상부 에 형성 되 는 제 2 도 전막 ( 304 ) 의 일 부분 이 제거 되 어 격리 영역 ( R ) 이 형성 된다 . 격리 영역 ( R ) 형성 에 따라 제 2 도 전막 ( 304 ) 은 유전체 막 ( 303 ) 에 의해 제 1 도 전막 ( 302 ) 과 격리 되 는 제 1 패턴 ( 304 A ) , 및 콘 택 홀 ( ONC ) 을 통해 제 1 도 전막 ( 302 ) 과 접촉 되 는 제 2 패턴 ( 304 B ) 으로 분리 된다 . 본 발명 에서 는 격리 영역 ( R ) 을 통해 콘 택 구조 ( 400 B ) 와 제 1 도 전막 ( 302 ) 을 연결 시키 는 방식 을 이용 하 지 않 으므로 , 제 2 도 전막 ( 304 ) 이 넓 은 영역 에 걸쳐 제거 되 지 않 아도 된다 . 즉 , 제 2 도 전막 ( 304 ) 의 격리 영역 ( R ) 은 커패시터 의 제 2 전극 으로 이용 되 는 제 2 도 전막 ( 304 ) 과 커패시터 의 제 1 전극 이용 되 는 제 1 도 전막 ( 302 ) 에 신호 를 전달 하 기 위한 제 2 도 전막 ( 304 ) 이 분리 될 수 있 을 정도 로 만 좁 게 형성 되 어도 된다 . 또한 , 콘 택 홀 ( ONC ) 영역 에 형성 된 제 2 도 전막 ( 304 ) 은 제거 되 지 않 아야 한다 . 본 발명 에서 커패시터 를 갖 는 반도체 소자 는 좁 은 격리 영역 ( R ) 을 가지 더라도 콘 택 구조 ( 400 B ) , 금속 실리사이드 막 ( 309 B ) , 및 콘 택 홀 ( ONC ) 을 통해 제 1 도 전막 ( 302 ) 에 접속 된 제 2 도 전막 ( 304 B ) 을 통해 제 1 도 전막 ( 302 ) 에 신호 를 전달 할 수 있 다 . 이 에 따라 넓 은 격리 영역 ( R ) 에 의해 제 1 도 전막 ( 302 ) 이 노출 되 어 제 1 도 전막 ( 302 ) 에 금속 실리사이드 막 ( 309 ) 이 형성 되 는 현상 이 방지 되 므로 , 커패시터 의 상부 전극 과 하부 전극 사이 의 단락 현상 이 방지 될 수 있 다 .