도 2 는 본 발명 의 실시 예 에 따라 도 1 의 GPU ( 122 ) 에 구현 될 수 있 는 렌더링 파이프라인 ( 200 ) 의 블록 도 이 다 . 이 실시 예 에서 , 레더 링 파이프라인 ( 200 ) 은 임의 의 적용 가능 한 그래픽 관련 프로그램 ( 예 를 들 어 , 버텍스 셰이더 , 지오 메트리 셰이더 , " 및 / 또는 픽셀 셰이더 ) 및 범용 계산 프로그램 들 이 본원 에서 "" 멀티 스레 디 드 코어 어레이 ""( 202 ) 라고 지칭 되 는 동일 한 병렬 처리 하드웨어 를 이용 하 여 실행 되 는 아키 텍 쳐 를 이용 하 여 구현 된다 . "