도 20 은 본 발명 의 제 5 실시 형태 에 있 어서 의 웰 영역 의 주요부 의 레이아웃 을 도시 하고 있 다 . 이 레이아웃 은 , 상술 한 도 15 의 좌측 위 의 6 개 의 셀 에 대응 하 고 있 다 . 이 실시 형태 에서 는 , 제 4 실시 형태 ( 도 19 ) 와 마찬가지 로 , 도 15 의 좌측 위 에 배치 되 는 더미 메모리 셀 ( DMC 1 ) 은 , 메모리 셀 어레이 ( ARY ) 의 외주 부 에 위치 하 는 확산 층 영역 ( DF 1 ) 을 , 리얼 메모리 셀 ( MC ) 에 비해서 누락 하 여 구성 되 어 있 다 . 그 외 의 구성 은 , 제 1 및 제 2 실시 형태 와 동일 하 다 . 즉 , 이 실시 형태 의 반도체 메모리 는 SRAM 이 다 . 이상 , 제 5 실시 형태 에 있 어서 도 , 상술 한 제 1 , 제 2 및 제 4 실시 형태 와 동일 한 효과 를 얻 을 수 있 다 .