그러나 카스 레이턴 시 ( CL ) 가 DRAM 내부 의 로직 구성 에 의해 생기 는 지연 시간 에 비해 충분 하 지 못한 CL = 2 인 경우 에 데이터 ( iData ) 는 내부 클록 ( dCLK ) 의 라이징 에지 ( rising edge ) 에 정확 하 게 동기 되 지 못하 기 때문 에 비 정상 적 인 상태 로 데이터 단자 ( DQ ) 에 전달 될 수 있 다 .