일부 실시 예 에서 , 도 1 의 적층 장치 ( 100 ) 의 칩 은 패 시베이 션 층 ( 132 ) 을 통해 함께 기계 적 으로 접합 된다 . 이러 한 이유 로 , 패 시베이 션 층 ( 132 ) 은 칩 의 다단 금속화 층 의 상부 면 상 에 및 / 또는 다단 금속화 층 과 반대 인 칩 기판 의 표면 상 에 형성 될 수 있 다 . 예 를 들 어 , 2 개 의 칩 이 함께 적층 될 때 , 제 1 칩 의 패 시베이 션 층 은 제 2 칩 의 패 시베이 션 층 에 부착 되 어 기계 적 으로 접합 된다 . 결국 , 점선 ( 134 ) 으로 표시 되 는 계면 이 2 개 의 접합 된 패 시베이 션 층 사이 에 형성 된다 . 제한 되 지 않 고 예 로서 , 칩 ( 102 , 106 ) 모두 에 부착 된 칩 ( 104 ) 은 2 개 의 패 시베이 션 층 ( 132 ) - 즉 . 다단 금속화 층 ( 118 ) 상 의 패 시베이 션 층 및 기판 ( 112 ) 상 의 패 시베이 션 층 - 을 특징 으로 한다 . 유사 하 게 , 칩 ( 104 ) 과 캐리어 기판 ( 108 ) 모두 에 부착 되 는 칩 ( 102 ) 도 역시 2 개 의 패 시베이 션 층 ( 132 ) 을 특징 으로 한다 . 칩 ( 106 ) 은 칩 ( 104 ) 에 만 부착 되 기 때문 에 , 다단 금속화 층 ( 120 ) 의 상부 면 상 에 배치 된 단일 패 시베이 션 층 ( 132 ) 을 포함 한다 .