계속 해서 , 제 2 판상 분리 / 절연 층 ( 33 b '), 제 5 내지 제 8 판상 워드 선간 절연 층 ( 31 e ' 내지 31 h '), 및 제 5 내지 제 8 판상 폴리 실리콘 도전 층 ( 32 e ' 내지 32 h '), 제 1 판상 분리 / 절연 층 ( 33 a ') 을 관통 하 고 , 제 4 판상 워드 선 폴리 실리콘 층 ( 32 d ') 을 파 도록 제 2 메모리 홀 ( 35 b : 제 1 관통 홀 ) 을 형성 한다 . 또한 , 제 2 메모리 홀 ( 35 b ) 은 제 1 메모리 홀 ( 35 a ) 과 정합 하 는 위치 에 형성 된다 . 제 2 메모리 홀 ( 35 b ) 에 는 질화 실리콘 ( SiN ) 을 피착 시켜 , 제 3 희생 층 ( 92 b ) 을 형성 한다 .