도 3 은 , Fin - FET 형 트랜지스터 ( 20 ) 의 구성 을 사시 적 으로 나타낸 것 이 다 . 이 트랜지스터 ( 20 ) 는 , 예 를 들 어 Si 를 포함 함 과 함께 , 소스 영역 ( 21 S ) 및 드레 인 영역 ( 21 D ) 을 갖 는 핀 ( 21 A ) 과 , 게이트 절 연막 ( 23 ) 과 , 게이트 전극 ( 24 ) 으로 구성 되 어 있 다 . 핀 ( 21 A ) 은 , 평판 형 을 이루 고 , 예 를 들 어 Si 를 포함 하 는 반도체 기판 ( 21 ) 위 에 복수 세워 설치 되 어 있 다 . 구체 적 으로 는 , 복수 의 핀 ( 21 A ) 은 , 예 를 들 어 X 축 방향 으로 각각 연신 함 과 함께 Z 축 방향 으로 병설 되 어 있 다 . 반도체 기판 ( 21 ) 위 에 는 , 예 를 들 어 SiO 2 에 의해 구성 되 고 , 핀 ( 21 A ) 의 일부 를 묻 는 절연 층 ( 22 ) 이 마련 되 어 있 다 . 게이트 절 연막 ( 23 ) 은 , 이 절연 층 ( 22 ) 으로부터 노출 되 는 핀 ( 21 A ) 의 측면 및 상면 을 덮 도록 마련 되 어 있 고 , 예 를 들 어 HfSiO , HfSiON , TaO 또는 TaON 등 에 의해 구성 되 어 있 다 . 게이트 전극 ( 24 ) 은 , 핀 ( 21 A ) 의 연신 방향 ( X 방향 ) 과 교차 하 는 Z 방향 으로 핀 ( 21 A ) 을 걸치 도록 연신 되 어 있 다 . 핀 ( 21 A ) 에 는 , 게이트 전극 ( 24 ) 과 의 교차 부분 에 채널 영역 ( 21 C ) 이 형성 되 고 , 이 채널 영역 ( 21 C ) 이 끼워진 양단 에 소스 영역 ( 21 S ) 및 드레 인 영역 ( 21 D ) 이 형성 되 어 있 다 . 또한 , 도 2 에 도시 된 트랜지스터 ( 20 ) 의 단면 구조 는 , 도 3 에 있 어서 의 I - I 선 에 있 어서 의 단면 을 나타낸 것 이 다 .