상기 목적 을 달성 하 기 위한 본 발명 에 따른 반도체 메모리 장치 는 소정 영역 을 중심 으로 상하 에 대칭 되게 배치 되 는 다수 의 뱅크 를 포함 하 는 반도체 메모리 장치 에 있 어서 , 중앙 에 배치 된 제 1 로직 회로 들 을 포함 하 며 , 인접 한 한 쌍 의 상기 상부 뱅크 와 이 에 대칭 되 는 한 쌍 의 하부 뱅크 사이 에 위치 하 는 중앙 지역 ; 및 중앙 에 배치 된 제 2 로직 회로 와 그 에 상하 로 대칭 되게 배치 된 제 3 및 제 4 로직 회로 를 포함 하 며 , 상기 중앙 지역 의 양측 에 대칭 되게 위치 되 는 제 1 및 제 2 주변 지역 ; 으로 주변 회로 가 구분 되 고 , 상기 제 1 로직 회로 와 상기 제 2 로직 회로 를 경유 하 도록 , 제 1 컨트롤 신호 전송 라인 이 배치 되 고 , 제 1 및 제 2 주변 지역 의 제 3 및 제 4 로직 회로 들 을 각각 경유 하 도록 각 뱅크 에 대응 되 는 데이터 전송 라인 이 배치 됨 을 특징 으로 한다 .