도 6 에 도시 된 바 와 같이 , 본 실시 예 에 따른 반도체 메모리 장치 의 뱅크 ( 1000 ) 는 다수 의 셀 블럭 ( 110 C , 110 D , ...) 과 , 셀 블럭 제 어부 ( 120 C , 120 D , ..) 와 , 공통어 드레스 래치 부 ( 170 ) 와 , 어 드레스 래치 부 ( 130 C , 130 D , ..) 와 , 메인 워 드라인 드라이버 ( 140 C , 140 D , ...) 와 , 센스 앰프 부 ( 150 C , 150 D , ...) 와 , 센스 앰프 제 어부 ( 160 C , 160 D , ,..) 와 , 제 어 신호 머 지부 ( 180 ) 를 구비 한다 . 여기 서 다수 의 셀 블럭 ( 110 C , 110 D , ...) 과 , 셀 블럭 제 어부 ( 120 C , 120 D , ..) 와 , 메인 워 드라인 드라이버 ( 140 C , 140 D , ...) 와 , 센스 앰프 부 ( 150 C , 150 D , ...) 와 , 센스 앰프 제 어부 ( 160 C , 160 D , ,..) 는 도 2 에 도시 된 회로 블 럭 들 과 실질 적 으로 같 은 회로 구성 을 가진다 .