일 실시 예 에서 , 제 2 절연 층 ( 106 ) 및 제 1 유비 엠 ( 108 a ) 이 외부 에 노출 될 때 , 제 2 절연 층 ( 106 ) 과 제 1 유비 엠 ( 108 a ) 의 제 1 면 ( 108 i ) 은 실질 적 으로 동일 한 높이 에 있 을 수 있 다 . 또한 , 제 1 유비 엠 ( 108 a ) 의 제 1 면 ( 108 i ) 에 대향 하 는 면 과 측면 들 은 제 2 절연 층 ( 106 ) 에 의해 둘러싸 일 수 있 다 . 제 1 유비 엠 ( 108 a ) 이 제 2 절연 층 ( 106 ) 의 내부 에 매립 될 수 있 어서 , 제 1 유비 엠 ( 108 a ) 은 제 2 절연 층 ( 106 ) 의 내부 에 견고 하 게 위치 할 수 있 고 , 반도체 패키지 ( 100 ) 의 두께 가 얇 아 질 수 있 다 .