구체 적 으로 , 게이트 전극 ( 12 ) 을 포함 하 는 기판 전면 에 PECVD ( Plasma Enhanced Chemical Vapor Deposition ) 등 의 증착 방법 으로 게이트 절 연막 ( 17 ) , 비정 질 실리콘 ( a - Si ) 층 및 불순물 ( n +) 이 도핑 된 비정질 실리콘 층 이 순차 적 으로 형성 된다 . 이어서 , 소스 / 드레 인 금속 층 을 스퍼터링 등 의 증착 방법 으로 형성 한 후 , 마스크 를 이용 한 포 토리 쏘 그래피 공정 및 식각 공정 에 의해 패 터닝 되 어 활성 층 ( 19 b ) 및 오 믹 콘 택 층 ( 19 a ) 으로 구성 된 반도체 층 ( 19 ) 과 , 데이터 라인 ( DL ) , 소스 및 드레 인 전극 ( 21 a , 21 b ) , 스토리지 전극 ( 23 ) 을 포함 하 는 소스 / 드레 인 패턴 이 순차 적 으로 형성 된다 . 이때 , 소스 전극 ( 21 a ) 및 드레 인 전극 ( 21 b ) 과 오 믹 콘 택 층 ( 19 a ) 의 전기 적 인 분리 를 위해 회절 노광 또는 하프톤 마스크 ( half - tone mask ) 가 이용 된다 . 스토리지 전극 ( 23 ) 은 게이트 절 연막 ( 17 ) 상 에 전단 게이트 라인 ( GL ) 과 중첩 되 도록 형성 된다 .