다음 으로 , 도 19 내지 도 21 에 도시 된 일련 의 공정 을 수행 할 수 있 다 . 이 에 따라 , 도 32 에 도시 된 바 와 같이 , 메모리 장치 를 위한 기판 스택 ( D 20 ) 이 형성 될 수 있 다 . 기판 스택 ( D 20 ) 은 주변 회로 부 ( PRP ) 및 메모리 셀 어레이 ( MCA ) 의 스택 일 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 주변 회로 부 ( PRP ) 보다 상위 레벨 에 위치 할 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 복수 의 메모리 셀 ( 50 ) 을 포함 할 수 있 고 , 각각 의 메모리 셀 ( 50 ) 은 제 3 반도체 필라 ( 23 N ) , 제 2 반도체 필라 ( 23 P ) 및 제 1 반도체 필라 ( 13 N ) 의 스택 을 포함 할 수 있 다 . 제 3 반도체 필라 ( 23 N ) 는 하부 반도체 필라 ( lower semiconductor pillar ) 라고 지칭 할 수 있 고 , 제 1 반도체 필라 ( 13 N ) 은 상부 반도체 필라 ( upper semiconductor pillar ) 라고 지칭 할 수 있 으며 , 제 2 반도체 필라 ( 23 P ) 는 스토리지 필라 ( Storage pillar ) 라고 지칭 할 수 있 다 . 제 3 반도체 필라 ( 23 N ) , 제 2 반도체 필라 ( 23 P ) 및 제 1 반도체 필라 ( 13 N ) 의 스택 은 NPN 구조 의 실리콘 물질 들 의 스택 이 될 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 워드 라인 ( 16 ) 을 더 포함 할 수 있 고 , 워드 라인 ( 16 ) 은 제 2 반도체 필라 ( 23 P ) 의 측벽 에 위치 할 수 있 다 . 메모리 셀 어레이 ( MCA ) 에서 각각 의 메모리 셀 은 1 T ( One transistor ) 구조 일 수 있 다 . 즉 , 1 T 구조 는 워드 라인 ( 16 ) , 제 3 반도체 필라 ( 23 N ) , 제 2 반도체 필라 ( 23 P ) 및 제 1 반도체 필라 ( 13 N ) 를 포함 할 수 있 다 . 제 3 반도체 필라 ( 23 N ) 및 제 1 반도체 필라 ( 13 N ) 은 소스 / 드레 인 영역 의 역할 을 할 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 캐 패 시터 가 없 는 1 T DRAM 셀 어레이 가 될 수 있 다 . 메모리 셀 어레이 ( MCA ) 는 캐 패 시터 가 없 으므로 , 리 프레시 동작 이 필요 없 다 .