그리고 , 다른 실시 예 에 따른 본 발명 은 복수 의 버퍼 단 으로 구성 되 어 , 입력 데이터 신호 를 각각 버퍼링 하 는 버퍼 부 와 , 하나 의 딜레이 단 으로 구성 되 어 , 상기 버퍼 부 로부터 출력 되 는 각각 의 신호 를 입력 데이터 별로 단위 딜레이 시간 을 갖 고 지연 시켜 출력 하 는 딜레이 부 와 , 복수 의 래치 단 으로 구성 되 어 , 상기 딜레이 부 의 출력 신호 를 클럭 신호 에 응답 하 여 래치 하 는 래치 부를 포함 한다 .