우선 , 백 게이트 선 구동 회로 ( 19 ) 는 백 게이트 선 ( BG ) 에 도통 전압 Vj 를 인가 한다 . 계속 해서 , 선택 블록 ( 데이터 를 소거 하 고 싶 은 블록 ) 에서 , 소스 선 SLn 의 일단 부 에 소거 전압 Verase ( 예 를 들 어 , 20 V ) 을 인가 하 고 , 또한 , 소스 선 SLn 을 플로팅 상태 로 한다 . 그리고 , 이 소스 선 SLn 을 플로팅 상태 로 하 는 시점 과 약간 시차 를 두 고 소스 측 선택 게이트 선 구동 회로 ( 14 ) 은 소스 측 선택 게이트 트랜지스터 ( SSTrmn ) 의 전위 를 상승 ( 예 를 들 어 , 15 V ) 시킨다 . 마찬가지 로 , 드레 인 측 선택 게이트 선 구동 회로 ( 15 ) 는 드레 인 측 선택 게이트 트랜지스터 ( SDTrmn ) 의 전위 를 상승 ( 예 를 들 어 , 15 V ) 시킨다 . 이러 한 동작 에 의해 , 소스 측 선택 게이트 트랜지스터 ( SSTrmn ) 의 게이트 단부 부근 에서 GIDL ( Gate Induced Drain Leak ) 전류 가 발생 하 고 , 생성 된 정공 들 이 메모리 트랜지스터 ( MTr 1 mn 내지 MTr 8 mn ) 의 바디 부 로 기능 하 는 기둥 형 상부 CLmn 에 유입 된다 . 반대 로 , 전자 들 은 소스 선 SLn 의 방향 으로 흐른다 . 이러 한 동작 에 의해 , 메모리 트랜지스터 MTr 의 채널 형성 영역 ( 바디 부 ) 에 는 소거 전압 Verase 에 가까운 전위 가 전달 되 기 때문 에 , 워드 구동 회로 ( 13 ) 가 워드 선 WLm 1 내지 WLm 8 을 예 를 들 어 , 0 V 로 설정 하 면 , 메모리 트랜지스터 ( MTr 1 mn 내지 MTr 8 mn ) 의 전하 축적 층 ( EC ) 의 전자 가 추출 된다 . 즉 , 메모리 트랜지스터 ( MTr 1 mn 내지 MTr 8 mn ) 의 데이터 의 소거 가 행하 여진다 .