반도체 소자 의 채널 ( channel ) 크기 가 65 ㎚ 이하 로 작 아 짐 에 따라 게이트 형성 시 , 폴리 실리콘 층 의 디 플리 션 ( depletion ) 에 의한 유효 산화 막 두께 ( effective oxide thickness ) 증가 가 주요 문제 로 인식 되 고 있 다 . 폴리 실리콘 층 의 디 플리 션 현상 을 줄이 는 방법 으로 금속 게이트 ( metal gate ) 를 사용 하 는 방법 이 고려 될 수 있 다 . 그러나 , 이러 한 금속 게이트 사용 에 는 NMOS 와 PMOS 상 에 각기 다른 금속 을 사용 하 여야 하 는 공정 상 의 어려움 이 있 다 . 이 에 따라 , 폴리 실리콘 층 상 에 금속 층 을 증착 한 후 후속 열처리 를 통해 실리사이드 를 형성 하 는 FUSI ( FUllY SIlicide silicon ) 방법 이 주목 되 고 있 다 .