도 6 ( d ) 에 나타내 는 바 와 같이 , 필드 산화 막 ( 2 ) , 게이트 절 연막 ( 3 ) , 게이트 측벽 절 연막 ( 6 ) , 제 3 및 제 4 게이트 측벽 절 연막 ( 7 - 1 , 7 - 2 ) 상 에 , 기지 의 열 CVD ( Thermal Chemical Vapor Deposition ) 법 에 의해 막 두께 50 ㎚ 의 폴리 실리콘 막 을 퇴적 한다 . 그 후 , 그 폴리 실리콘 막 을 건식 에칭 에 의해 선택 적 으로 제거 하 여 , 게이트 ( 5 ) 의 측벽 에 위치 함 과 함께 , 게이트 측벽 절 연막 ( 6 ) 및 제 3 및 제 4 게이트 측벽 절 연막 ( 7 - 1 , 7 - 2 ) 에 접하 는 부분 만 남기 고 , 다시 오버 에칭 함 으로써 , 제 1 및 제 2 게이트 측벽 도전 막 ( 10 - 1 , 10 - 2 ) 을 형성 한다 . 그 제 1 및 제 2 게이트 측벽 도전 막 ( 10 - 1 , 10 - 2 ) 은 , 게이트 산화 막 ( 3 ) 상 이 고 또 한 게이트 ( 5 ) 의 측벽 근방 에 위치 함 과 함께 , 게이트 측벽 절 연막 ( 6 ) 및 제 3 및 제 4 게이트 측벽 절 연막 ( 7 - 1 , 7 - 2 ) 에 접한다 . 그 제 1 및 제 2 게이트 측벽 도전 막 ( 10 - 1 , 10 - 2 ) 의 게이트 길 이 방향 에 있 어서 의 치수 는 50 ㎚ 이 다 . 그 제 1 및 제 2 게이트 측벽 도전 막 ( 10 - 1 , 10 - 2 ) 의 상면 의 레벨 은 , 게이트 측벽 절 연막 ( 6 ) 및 제 3 및 제 4 게이트 측벽 절 연막 ( 7 - 1 , 7 - 2 ) 의 상면 레벨 보다 약간 낮 다 . 그 제 1 및 제 2 게이트 측벽 도전 막 ( 10 - 1 , 10 - 2 ) 은 , 이 시점 에서 는 불순물 이 도입 되 지 않 은 폴리 실리콘 으로 구성 된다 .