본 발명 에 따른 3 차원 메모리 장치 는 : 복수 의 층 들 에 각각 형성 되 고 , 워드 라인 들 을 공유 하 는 복수 의 스트링 들 ; 및 상기 복수 의 스트링 들 이 공유 하 는 비트 라인 을 포함 하 되 , 상기 복수 의 스트링 들 각각 은 , 상기 비트 라인 과 스트링 채널 을 연결 하 는 제 1 선택 트랜지스터 ; 및 상기 스트링 채널 과 공통 소스 라인 을 연결 하 는 제 2 선택 트랜지스터 를 포함 한다 .