따라서 , 패 터닝 된 레지스 트 ( 6 ) 가 그 위 에 있 지 않 은 영역 에 위치 한 실리콘 질화 막 ( 3 ) 에서 는 , 의도 하 지 않 은 과도 한 처리 ( 깎 기 ( shaving ) ) 가 행해질 수 있 다 ( 도 2 b ) . 즉 , 패 터닝 된 레지스 트 ( 6 ) 가 그 위 에 있 는 영역 에서 의 실리콘 질화 막 ( 3 ) 과 , 건식 에칭 에 의해 깎인 영역 에서 의 실리콘 질화 막 ( 3 ) 간 에 스텝 ( 막 두께 에서 의 차 이 ) 이 발생 한다 . 이러 한 스텝 ( 막 두께 에서 의 차이 ) 은 반도체 장치 의 후속 제조 공정 에서 도 제거 되 지 않 으며 , 완성 된 반도체 장치 제품 의 특성 에 악영향 을 미친다 .