하나 의 타이밍 비교기 는 4 개 의 클록 ( / Cmod 16 ( i + 2 ) , Cmod 16 ( i + 1 ) , / Cmod ( i + 1 ) , Cmod 16 ( i ) ) 을 입력 으로 하 여 클 록 들 간 의 시간 차 를 비교 한다 . Cmod 16 ( i ) 와 Cmod 16 ( i + 1 ) 의 시간 차 는 Phi _ d 의 신호 를 발생 하 고 Cmod ( i + 1 ) 와 Cmod 16 ( i + 2 ) 의 시간 차 는 Phi _ u 의 신호 를 발생 한다 . 상기 타이밍 비교기 는 상기 Phi _ d 신호 와 상기 Phi _ u 신호 만큼 상기 PMOS 트랜지스터 ( M 6 ) 를 충전 과 방전 함 으로써 제어 전압 ( Vmod 16 ( i + 1 ) ) 의 값 을 조절 한다 . 상기 조절 된 제어 전압 은 상기 자 가 보정 블록 의 지 연단 의 지연 량 을 조절 함 으로써 전압 제어 지연선 ( VCDL ) 에서 발생 되 는 미스 매치 를 보정 한다 .