본 명세서 의 실시 예 에 따른 디스플레이 장치 는 , 폴리 실리콘 을 포함 하 는 제 1 반도체 패턴 , 제 1 게이트 절 연막 을 사이 에 두 고 제 1 반도체 패턴 과 중첩 하 는 제 1 게이트 전극 , 및 제 1 반도체 패턴 과 연결 되 는 제 1 소스 전극 및 제 2 드레 인 전극 을 포함 하 는 제 1 박막 트 탠지 스터 , 그리고 산화물 반도체 를 포함 하 는 제 2 반도체 패턴 , 제 2 게이트 절 연막 을 사이 에 두 고 제 2 반도체 패턴 과 중첩 하 는 제 2 게이트 전극 , 및 제 2 반도체 패턴 과 연결 되 는 제 2 소스 전극 및 제 2 드레 인 전극 을 포함 하 는 제 2 박막 트랜지스터 를 포함 할 수 있 다 . 그리고 , 제 2 게이트 전극 은 제 2 게이트 절 연막 상 에 배치 된 게이트 도전 층 및 게이트 도전 층 과 제 2 게이트 절 연막 사이 에 배치 된 수소 배리어 층 을 포함 할 수 있 다 . 또한 , 수소 배리 어 층 의 양 측면 은 제 2 게이트 절 연막 의 양 측면 보다 내측 에 위치 할 수 있 다 .