제 1 반도체 패턴 ( OSP 1 ) 및 제 2 반도체 패턴 ( OSP 2 ) 상 에 는 제 1 중간 무기 막 ( 111 ) 이 배치 된다 . 제 1 중간 무기 막 ( 111 ) 상 에 는 제 1 트랜지스터 ( T 1 ) 의 제어 전극 ( GE 1 : 이하 , 제 1 제어 전극 ) 및 제 2 트랜지스터 ( T 2 ) 의 제어 전극 ( GE 2 : 이하 , 제 2 제어 전극 ) 이 배치 된다 . 제 1 제어 전극 ( GE 1 ) 과 제 2 제어 전극 ( GE 2 ) 이 동일 한 층 에 위치 하 는 경우 , 제 1 제어 전극 ( GE 1 ) 및 제 2 제어 전극 ( GE 2 ) 은 주사 라인 들 ( GL , 도 4 참조 ) 과 동일 한 포토 리소그래피 공정 에 따라 제조 될 수 있 다 . 다만 이 에 한정 되 는 것 은 아니 며 , 제 1 제어 전극 ( GE 1 ) 과 제 2 제어 전극 ( GE 2 ) 은 서로 다른 층 에 위치 할 수 도 있 다 . 이러 한 경우 제 1 제어 전극 ( GE 1 ) 과 제 2 제어 전극 ( GE 2 ) 중 어느 하나 만 이 주사 라인 들 ( GL , 도 4 참조 ) 과 동일 한 포토 리소그래피 공정 에 따라 제조 될 수 도 있 다 .