선택 된 워드 라인 에 연결 된 메모리 셀 ( MC ) 의 문턱 전압 이 제 1 소거 검증 전압 ( Vvfy 1 ) 보다 낮 으면 , 해당 메모리 셀 ( MC ) 은 턴 - 온 될 것 이 다 . 즉 , 비트 라인 ( BL ) 및 공통 소스 라인 ( CSL ) 사이 에 채널 이 형성 된다 . 비트 라인 ( BL ) 에 프리 차지 된 제 1 비트 라인 전압 ( Vbl 1 ) 은 공통 소스 라인 ( CSL ) 으로 방전 된다 . 즉 , 비트 라인 ( BL ) 의 전압 은 제 1 비트 라인 전압 ( Vbl 1 ) 으로부터 낮 아 진다 .