제 1 행의 낸드 스트링 들 ( NS 11 ~ NS 13 ) 중 특정 낸드 스트링 의 메모리 셀 들 ( MC 1 ~ MC 7 ) 이 모두 턴 - 온 되 면 , 대응 하 는 비트 라인 ( BL ) 및 공통 소스 라인 ( CSL ) 사이 에 채널 이 형성 된다 . 따라서 , 대응 하 는 비트 라인 ( BL ) 으로부터 공통 소스 라인 ( CSL ) 으로 전류 가 흐르 며 , 대응 하 는 비트 라인 ( BL ) 의 전압 이 프리 차지 전압 ( Vpre ) 으로부터 낮 아 진다 .