이하 에서 는 , 프로그램 동작 시 0 V 가 인가 되 는 비트 라인 을 선택 된 비트 라인 , 전원 전압 ( Vcc ) 이 인가 되 는 비트 라인 을 비 선택 된 비트 라인 이 라 칭하 기 로 한다 . 선택 된 비트 라인 ( BL < 1 >) 에 연결 되 는 복수 개 의 스트링 들 중 에 는 선택 된 비트 라인 ( BL < 1 >) 과 채널 이 전기 적 으로 연결 되 어야 하 는 스트링 ( 이하 , 선택 스트링 ) 이 존재 할 수 있 다 . 또한 , 선택 된 비트 라인 ( BL < 1 >) 에 연결 되 는 복수 개 의 스트링 들 중 에 는 선택 된 비트 라인 ( BL < 1 >) 과 채널 이 전기 적 으로 차단 되 어야 하 는 비 선택 스트링 이 존재 할 수 있 다 . 비 선택 스트링 과 선택 스트링 을 선택 하 기 위하 여 각각 X 방향 으로 연장 되 는 복수 개 의 스트링 선택 라인 들 ( SSL < 0 >~ SSL < 2 >) 이 형성 될 수 있 다 . 일 실시 예 로 , 본 발명 의 수직 스트링 구조 를 갖 는 셀 어레이 ( 110 ) 는 접지 선택 트랜지스터 들 ( GST ) 을 개별 적 으로 제어 하 기 위한 접지 선택 라인 들 ( GSL < 0 >~ GSL < 2 >) 을 포함 할 수 있 다 . 선택 된 비트 라인 ( BL < 1 >) 에 연결 되 는 복수 개 의 스트링 들 중 에 는 비 선택 스트링 이 존재 할 수 있 다 . 여기 서 , 상호 수직 인 X , Y , Z 방향 들 이 각각 3 차원 의 수직 구조 메모리 블록 ( BLK 1 ) 을 설명 하 기 위하 여 예시 적 으로 도시 되 었 다 . 하지만 , X , Y , Z 방향 들 이 상호 수직 인 경우 에 만 본 발명 의 구조 들 이 한정 되 지 는 않 는다 .