도 5 는 본 발명 의 간 이 바이어스 회로 를 부가 한 전압 폴 로워 회로 의 회로도 이 다 . 도 5 를 참조 하 면 , 제 2 바이어스 전압 ( VbiasN ) 으로써 NMOS 캐스 코드 트랜지스터 ( N 3 ) 의 게이트 ( Gate ) 가 전원 전압 ( VDD ) 에 접속 된다 . 따라서 , 제 2 바이어스 전압 ( VbiasN ) 은 전원 전압 ( VDD ) 의 바이어스 가 공급 된다 . 제 1 바이어스 전압 ( VbiasP ) 은 파선 으로 도시 된 PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 전압 에 대응 한다 . PMOS 캐스 코드 트랜지스터 ( P 3 ) 의 게이트 ( Gate ) 전압 은 접지 되 거나 , NMOS 구동 트랜지스터 들 ( N 1 , N 2 ) 의 공통 소스 ( Common source ) 에 접속 될 수 있 다 .