제 2 하부 층 ( 143 ) 을 반도체 기판 ( 100 ) 전면 상 에 형성 하 고 , 상기 제 2 하부 층 ( 143 ) 을 관통 하 는 제 2 소스 플러그 ( 314 a ') 및 한 쌍 의 제 2 하부 드레 인 플러그 ( 314 b ') 을 형성 한다 . 상기 제 2 소스 플러그 ( 314 a ') 는 상기 제 2 소스 영역 ( 312 s ') 에 접속 되 고 , 상기 한 쌍 의 제 2 하부 드레 인 플러그 ( 314 b ') 는 상기 한 쌍 의 제 2 드레 인 영역 ( 312 d ') 에 각각 접속 된다 . 상기 제 2 하부 층 ( 143 ) 상 에 제 2 소스 라인 패턴 ( 316 ') 및 한 쌍 의 제 2 버퍼 패턴 ( 318 ') 을 형성 한다 . 상기 제 2 소스 라인 패 턴 ( 316 ') 은 상기 제 2 소스 플러그 ( 314 a ') 와 접속 하 고 , 상기 한 쌍 의 제 2 버퍼 패턴 ( 318 ') 은 상기 한 쌍 의 제 1 하부 드레 인 플러그 ( 314 b ') 에 각각 접속 된다 .