메모리 셀 은 상이 한 디 지트 라인 및 워드 라인 에 연결 될 수 있 다 . 예 를 들 어 , 트랜지스터 ( 202 - 1 ) 의 제 1 소스 / 드레 인 영역 은 디 지트 라인 ( 205 - 1 ( D ) ) 에 연결 될 수 있 고 , 트랜지스터 ( 202 - 1 ) 의 제 2 소스 / 드레 인 영역 은 커패시터 ( 203 - 1 ) 에 연결 될 수 있 고 , 트랜지스터 ( 202 - 1 ) 의 게이트 는 워드 라인 ( 204 - Y ) 에 연결 될 수 있 다 . 트랜지스터 ( 202 - 2 ) 의 제 1 소스 / 드레 인 영역 은 디 지트 라인 ( 205 - 2 ( D ) _) 에 연결 될 수 있 고 , 트랜지스터 ( 202 - 2 ) 의 제 2 소스 / 드레 인 영역 은 커패시터 ( 203 - 2 ) 에 연결 될 수 있 으며 , 트랜지스터 ( 202 - 2 ) 는 워드 라인 ( 204 - X ) 에 연결 될 수 있 다 . 도 2 에 도시 된 바 와 같이 , 셀 플레이트 는 각각 의 커패시터 ( 203 - 1 및 203 - 2 ) 에 결합 될 수 있 다 . 셀 플레이트 는 다양 한 메모리 어레이 구성 에서 기준 전압 ( 예 를 들 어 , 접지 ) 이 인가 될 수 있 는 공통 노드 일 수 있 다 .