이 와 같 은 동작 을 위해 상기 제 1 중간 신호 출력 부 ( 411 ) 는 , 상기 제 1 래치 ( 311 ) 로부터 의 제 1 중간 신호 ( INTER _ A ) 와 외부 로부터 의 리셋 신호 를 논리합 하 여 출력 하 는 제 1 논리곱 게이트 ( 511 ) 와 ; 상기 제 2 연산 시간 반 영부 ( 105 ) 로부터 의 제 2 실 신호 ( REAL _ B ) 를 반전 시키 는 반 전기 ( 515 ) 와 ; 상기 반 전기 ( 515 ) 로부터 의 제 2 실 신호 ( REAL _ B ) 와 상기 외부 로부터 의 제 3 리셋 신호 ( RESETb ) 를 논리합 하 여 출력 하 는 제 2 논리곱 게이트 ( 512 ) 와 ; 상기 제 1 논리곱 게이트 ( 511 ) 로부터 의 출력 과 제 2 논리곱 게이트 ( 512 ) 로부터 의 출력 을 논리 연산 하 여 출력 하 는 씨 게이트 회로 ( 514 ) 를 포함 한다 .