상술 한 기술 적 과제 를 달성 하 기 위한 본 발명 의 반도체 메모리 장치 의 데이터 출력 회로 는 , 대기 지시 신호 , 출력 지시 신호 , 제 1 테스트 신호 및 제 2 테스트 신호 를 입력 받 아 , 상기 제 1 테스트 신호 의 인 에 이 블 시 상기 대기 지시 신호 가 인 에 이 블 되 면 제 1 대기 지시 신호 를 인 에 이 블 시키 고 상기 출력 지시 신호 가 인 에 이 블 되 면 상기 제 1 출력 지시 신호 를 인 에 이 블 시키 며 , 상기 제 2 테스트 신호 의 인 에 이 블 시 상기 대기 지시 신호 가 인 에 이 블 되 면 제 2 대기 지시 신호 를 인 에 이 블 시키 고 상기 출력 지시 신호 가 인 에 이 블 되 면 상기 제 2 출력 지시 신호 를 인 에 이 블 시키 는 제어 수단 ; 상기 제 1 대기 지시 신호 , 상기 제 1 출력 지시 신호 및 제 1 데이터 를 입력 받 아 , 상기 제 1 대기 지시 신호 가 인 에 이 블 되 면 상기 제 1 데이터 의 출력 을 대기 하 는 동작 을 수행 하 고 , 상기 제 1 출력 지시 신호 가 인 에 이 블 되 면 상기 제 1 데이터 의 출력 동작 을 수행 하 는 제 1 출력 드라이버 ; 및 상기 제 2 대기 지시 신호 , 상기 제 2 출력 지시 신호 및 제 2 데이터 를 입력 받 아 , 상기 제 2 대기 지시 신호 가 인 에 이 블 되 면 상기 제 2 데이터 의 출력 을 대기 하 는 동작 을 수행 하 고 , 상기 제 2 출력 지시 신호 가 인 에 이 블 되 면 상기 제 2 데이터 의 출력 동작 을 수행 하 는 제 2 출력 드라이버 ; 를 포함 하 는 것 을 특징 으로 한다 .