쉬프 트 레지스터 는 도 1 및 도 5 에 도시 된 바 와 같이 종속 적 으로 접속 된 복수 의 스테이지 ( ST 1 내지 STn ) 를 포함 하 여 구성 된다 . 이때 , 쉬프 트 레지스터 를 구성 하 는 각각 의 스테이지 에 는 도 3 에 도시 된 바 와 같이 타이밍 컨트롤러 ( 106 ) 에서 생성 된 제 1 내지 제 3 논리 상태 ( V 1 내지 V 3 ) 를 갖 는 클럭 신호 가 공급 된다 .