이어서 , 소스 전극 ( 16 aa ) 과 드레 인 전극 ( 16 b ) ( 즉 , TFT ( 5 a ) ) , 및 소스 배선 층 에 의해 형성 된 배선 이 형성 된 기판 전체 에 , 플라 즈 마 CVD 법 에 의해 , 예 를 들 어 , 질화 실리콘 막 , 산화 실리콘 막 , 질화 산화 실리콘 막 등 을 성막 함 으로써 , 도 11 ( a ) , 도 13 ( a ) 에 나타내 듯이 , TFT ( 5 a ) ( 즉 , 산화물 반도체 층 ( 13 a ) , 소스 전극 ( 16 aa ) , 드레 인 전극 ( 16 b ) , 및 접속 층 ( 25 ) ) , 소스 배선 층 에 의해 형성 된 배선 , 및 접속 층 ( 38 ) 을 피복 하 는 층간 절 연막 ( 17 ) 을 두께 400 ㎚ 정도 로 형성 한다 . 그리고 , 층간 절 연막 ( 17 ) 은 , 단층 구조 에 한정 되 지 않 으며 , 2 층 구조 나 3 층 구조 라도 된다 .