도 1 을 참조 하 면 , 주변 회로 영역 및 코아 영역 에서 의 비트 라인 ( 190 ) 의 형성 은 , 게이트 ( 150 ) 및 접합 영역 ( 170 ) 을 구비 한 반도체 기판 ( 100 ) 상 에 게이트 ( 150 ) 를 덮 도록 층간 절 연막 ( 180 ) 을 형성 하 고 , 상기 층간 절 연막 ( 180 ) 을 식각 하 여 접합 영역 ( 170 ) 을 노출 시키 는 비트 라인 용 콘 택 홀 ( H ) 을 형성 한 후 , 상기 비트 라 인용 콘 택 홀 ( H ) 을 매립 하 도록 층간 절 연막 ( 180 ) 상 에 텅스텐 과 같 은 비트 라인 용 도전 막 을 증착 하 고 , 상기 도전 막 을 패 터닝 하 는 방식 으로 진행 된다 . 미 설명 된 도면 부호 110 은 소자 분리 막 을 , 120 은 게이트 절 연막 을 , 130 은 게이트 도 전막 을 , 140 은 하드 마스크 막 을 , 그리고 , 160 은 스 페이서 를 각각 나타낸다 .