다음 으로 , 도 1 d 에 도시 한 바 와 같이 , 전술 한 제 1 증착 단계 보다 더욱 빠른 증착 속도 로 도전 물질 ( 50 ) 을 증착 한다 ( 제 2 증착 단계 ) . 이때 , 제 1 증착 단계 와 제 2 증착 단계 에서 의 증착 시간 은 실질 적 으로 동일 해도 , 제 2 증착 단계 에서 의 증착 속도 가 제 1 증착 단계 보다 빠르 기 때문 에 도전 물질 ( 50 ) 이 제 1 증착 단계 에서 증착 된 도전 물질 ( 50 ) 상 에 벌크 ( bulk ) 로 증착 된다 . 이 경우 , 칩 영역 의 비 아홀 ( 30 ) 이 형성 된 부분 에 는 도전 물질 ( 50 ) 이 더욱 증착 되 어 위 로 볼록 한 형상 을 갖 게 되 고 , 더미 영역 의 리세 스 ( 40 ) 에 증착 되 는 도전 물질 ( 50 ) 의 두께 는 더욱 증대 된다 . 이 와 같이 , 비 아홀 ( 30 ) 에 도전 물질 ( 50 ) 을 매립 한 후 , 다시 이 보다 빠른 증착 속도 로 도 전 물질 ( 50 ) 을 비 아홀 ( 30 ) 상부 및 리세 스 ( 40 ) 에 더욱 매립 하 면 , 리 세스 ( 40 ) 에 형성 된 도전 물질 ( 50 ) 의 두께 ( T ) 를 비 아홀 의 폭 ( t ) 보다 더욱 크 게 형성 시킬 수 있 다 . 더욱 상세 하 게 는 제 2 증착 단계 에서 의 증착 속도 를 제어 하 여 리세 스 ( 40 ) 에 형성 된 도전 물질 ( 50 ) 의 두께 를 비 아홀 폭 ( t ) 의 1 . 5 배 내지 3 배 로 형성 할 수 있 다 .