도 5 는 , 제 1 실시 형태 에 대응 하 는 반도체 기억 장치 의 단면도 를 도시 하고 있 다 . 예 를 들 면 P 형 반도체 기판 ( 51 ) 내 에 는 , N 형 웰 영역 ( 52 , 53 , 54 ) , P 형 웰 영역 ( 56 ) 이 형성 되 어 있 다 . N 형 웰 영역 ( 52 ) 내 에 는 P 형 웰 영역 ( 55 ) 이 형성 되 고 , 이 P 형 웰 영역 ( 55 ) 내 에 메모리 셀 어레이 ( 1 ) 를 구성 하 는 저전압 N 채널 트랜지스터 LVNTr 이 형성 되 어 있 다 . 또한 , 상기 N 형 웰 영역 ( 53 ) , P 형 웰 영역 ( 56 ) 내 에 , 데이터 기억 회로 ( 10 ) 를 구성 하 는 저전압 P 채널 트랜지스터 LVPTr , 저전압 N 채널 트랜지스터 LVNTr 이 형성 되 어 있 다 . 상기 기판 ( 51 ) 내 에 는 , 비트 선 과 데이터 기억 회로 ( 10 ) 를 접속 하 는 고전압 N 채널 트랜지스터 HVNTr 이 형성 되 어 있 다 . 또한 , 상기 N 형 웰 영역 ( 54 ) 내 에 는 예 를 들 면 워드 선 구동 회로 등 을 구성 하 는 고전압 P 채널 트랜지스터 HVPTr 이 형성 되 어 있 다 . 도 5 에 도시 하 는 바 와 같이 , 고전압 트랜지스터 HVNTr , HVPTr 은 , 저전압 트랜지스터 LVNTr , LVPTr 에 비하 여 예 를 들 면 두꺼운 게이트 절 연막 을 갖 고 있 다 .