도 4 에 도시 된 것 과 같이 , 본 발명 의 일 실시 예 에 따른 반도체 패키지 는 칩 단자 ( 202 ) 의 상면 중 일부 는 상기 시드 금속 층 ( 112 ) 과 접하 며 , 상기 칩 단자 ( 202 ) 의 상면 중 일부 는 상기 회로 층 ( 114 ) 과 접하 도록 형성 될 수 있 다 . 즉 , 시드 금속 층 ( 112 ) 이 비 아홀 ( V ) 전체 를 피복 하 지 않 고 일부 를 피복 하 도록 형성 될 수 도 있 는데 , 이 와 같이 구성 함 으로써 반도체 패키지 에 인가 되 는 기계 적 , 열 적 스트레스 등 에 의해 시드 금속 층 ( 112 ) 내지 회로 층 ( 114 ) 의 손상 , 파괴 를 방지 할 수 있 다 .