도 8 및 9 는 , 본 발명 의 일 실시 예 에 따른 반도체 디바이스 ( 10 ) 를 , 2 개 의 상이 한 단면도 ( 절 단선 에 대한 도 3 참조 ) 로 도시 한다 . 도시 된 실시 예 에서 , 하나 이 상 의 임 플랜트 단계 들 ( 예컨대 , 임 플랜트 ( 24 ) ) 은 소스 / 드레 인 확장 을 형성 하 는 데 사용 된다 . 다양 한 공지 된 마스킹 기술 은 임 플랜테이션 ( implantation ) 을 위한 영역 을 선택 하 는 데 사용 될 수 있 음 에 유의 한다 . 또한 상이 한 임 플랜트 들 은 상이 한 디바이스 타입 에 사용 될 수 있 다 ( 예컨대 , 다양 한 p - 채널 트랜지스터 들 및 다양 한 n - 채널 트랜지스터 들 ) .