다음 , 도 11 에 도시 된 바 와 같이 , 상기 제 3 실리콘 질화 막 ( 135 ) 을 베이스 전극 ( 130 ) 및 제 2 식각 정지 층 ( 110 ) 표면 이 노출 되 도록 비등방성 식각 하 여 , 상기 언더컷 부분 ( 132 ) 부분 에 질화 막 스 페이서 ( 135 a ) 를 형성 한다 . 상기 질화 막 스 페이서 ( 135 a ) 에 의해서 , 에 미터 층 들 ( 116 , 114 , 112 ) 들 이 덮혀 지 고 , 에 미터 전극 ( 125 a ) 및 베이스 전극 ( 130 ) 사이 가 완전히 절연 되 어 , 외부 의 기생 캐 패 시 턴 스 성분 을 줄일 수 있 다 . 더욱이 상기 스 페이서 ( 135 a ) 가 비교 적 유전 율 이 높 기 때문 에 기생 캐 패 시턴 스 를 추가 적 으로 감소 시킬 수 있 다 .