도 3 은 본 발명 의 일실 시예 에 따른 반도체 메모리 장치 의 데이터 입력 회로 를 나타내 는 블록 도 이 다 . 데이터 입력 회로 ( 100 ) 는 데이터 버퍼 ( 110 ) , 스트로브 버퍼 ( 120 ) , 지연 부 ( 130 ) , 스트로브 분배 기 ( 140 ) , 데이터 정렬 부 ( 150 ) , 데이터 선택 부 ( 160 ) , 및 출력 래치 부 ( 170 ) 를 포함 한다 . 상기 데이터 버퍼 ( 110 ) 는 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 , 외부 입력 데이터 ( DQ ) 를 수신 하 고 , 상기 내부 입력 데이터 ( ODQ ) 를 출력 한다 . 좀 더 상세 하 게 는 , 상기 데이터 버퍼 ( 110 ) 는 상기 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 인 에 이 블 되 거나 또는 디 세이블 된다 . 상기 데이터 버퍼 ( 110 ) 는 인 에 이 블 될 때 상기 외부 입력 데이터 ( DQ ) 를 수신 하 면 , 상기 외부 입력 데이터 ( DQ ) 의 전압 레벨 을 CMOS 로직 레벨 로 변환 하 고 , 그 변환 된 신호 를 상기 내부 입력 데이터 ( ODQ ) 로서 출력 한다 . 바람직 하 게 , 상기 외부 입력 데이터 ( DQ ) 와 상기 내부 입력 데이터 ( ODQ ) 각각 은 복수 의 비트 들 ( 예 를 들 어 , D 0 ∼ D 7 ) 을 포함 한다 . 상기 스트로브 버퍼 ( 120 ) 는 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 , 외부 스트로브 신호 ( DQS ) 를 수신 하 고 , 내부 스트로브 신호 ( ODQS ) 를 출력 한다 . 좀 더 상세 하 게 는 , 상기 스트로브 버퍼 ( 120 ) 는 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 , 인 에 이 블 되 거나 또는 디 세이블 된다 . 상기 스트로브 버퍼 ( 120 ) 는 인 에 이 블 될 때 , 상기 외부 스트로브 신호 ( DQS ) 를 수신 하 면 , 상기 외부 스트로브 신호 ( DQS ) 의 전압 레벨 을 CMOS 로직 레벨 로 변환 하 고 , 그 변환 된 신호 를 상기 내부 스트로브 신호 ( ODQS ) 로서 출력 한다 . 상기 지연 부 ( 130 ) 는 상기 내부 입력 데이터 ( ODQ ) 를 설정 된 시간 ( △ T , 도 7 참고 ) 동안 지연 시키 고 , 지연 입력 데이터 ( DIN ) 를 출력 한다 . 바람직 하 게 , 상기 지연 입력 데이터 ( DIN ) 은 상기 내부 입력 데이터 ( ODQ ) 의 비트 들 과 동일 한 수 의 비트 들 ( 예 를 들 어 , D 0 ∼ D 7 ) 을 포함 한다 . 상기 스트로브 분배 기 ( 140 ) 는 상기 내부 스트로브 신호 ( ODQS ) 에 기초 하 여 , 다중 위상 ( multi - phase ) 스트로브 신호 들 ( 이하 , 스트로브 신호 들 이 라 함 ) ( DQSRP 1 , DQSFP 1 , DQSRP 2 , DQSFP 2 ) 을 발생 한다 . 바람직 하 게 , 상기 스트로브 분배 기 ( 140 ) 가 발생 하 는 상기 다중 위상 스트로브 신호 의 수 는 상기 데이터 입력 회로 ( 100 ) 를 포함 하 는 반도체 메모리 장치 의 프리 페치 ( prefetch ) 비트 수 가 변경 될 때 , 상기 프리 페치 비트 수 에 비례 하 여 변경 된다 . 예 를 들 어 , 상기 반도체 메모리 장치 의 프리 페치 비트 수 가 8 비트 일 때 , 상기 스트로브 분배 기 ( 140 ) 는 8 개 의 상기 다중 위상 스트로브 신호 들 을 발생 한다 .