본 출원 의 일부 실시 형태 에 따르 면 , ( set 0 , set 3 , set 4 , set 5 등 을 포함 하 는 ) 필러 셀 각각 은 적어도 하나 의 반도체 핀 을 포함 하 고 , 더 많 은 반도체 핀 을 포함 할 수 있 다 . 예 를 들 어 , 도 13 은 필러 셀 ( set 0 및 set 3 ) 의 예시 적 레이아웃 을 도시 하고 , 도 14 는 필러 셀 ( set 0 및 set 6 ) 의 예시 적 레이아웃 을 도시 한다 . 설명 전체 에서 , 동일 한 직선 ( X 방향 으로 ) 으로 정렬 된 길 이 방향 을 갖 는 반도체 핀 ( 40 ) 은 집합 적 으로 핀 의 열 ( row of fin ) 또는 핀 열 ( fin - row ) 로 총칭 된다 . 필러 셀 에서 , 핀 열 은 , 각각 의 필러 셀 의 좌측 및 우측 경계 로 연장 되 거나 연장 되 지 않 는 단일 반도체 핀 을 포함 할 수 있 고 , 또는 서로 분리 된 복수 의 반도체 핀 을 포함 할 수 있 다 . 일부 실시 형태 에 따르 면 , 필러 셀 ( set 0 ) 은 SRAM 셀 ( 25 ) 과 동일 한 수 의 핀 열 을 갖 는다 . 예 를 들 어 , 도 12 내지 도 14 는 , SRAM 셀 ( 25 ) 및 필러 셀 ( set 0 ) 양자 가 6 개 의 핀 열 을 갖 는 것 을 도시 한다 . 필러 셀 ( set 3 , set 4 , set 5 등 ) 은 대응 하 는 필러 셀 의 높이 와 관련 되 거나 관련 되 지 않 을 수 있 는 상이 한 수 의 핀 열 을 가질 수 있 다 . 예 를 들 어 , 필러 셀 ( set 0 및 set 6 ) 양자 는 하나 의 반도체 핀 ( 40 ) 을 갖 는다 . 또한 , 필러 셀 ( set 0 ) 은 SRAM 셀 ( 25 ) 과 동일 한 높이 를 가질 수 있 지만 , 필러 셀 ( set 0 ) 및 SRAM 셀 ( 25 ) 내 의 반도체 핀 ( 40 ) 및 게이트 피쳐 의 레이아웃 은 서로 상이 하 다 . 예 를 들 어 , 필러 셀 ( set 0 ) 내 의 핀 피치 는 SRAM 셀 ( 25 ) 내 의 핀 피치 와 상 이 할 수 있 다 . 일부 실시 형태 에 따르 면 , 필러 셀 ( set 0 ) 에서 , SRAM 셀 ( 25 ) 에 더 가까운 일부 의 핀 의 핀 피치 ( FP 1 ) ( 도 12 내지 도 14 ) 는 표준 셀 ( 23 ) 에 더 가까운 핀 피치 ( FP 2 ) 보다 작 다 . 또한 , 서로 동일 한 핀 피치 ( FP 3 , FP 4 , FP 5 , 및 FP 6 ) 를 가진 복수 의 핀 그룹 이 있 을 수 있 다 .