디바이스 구조물 들 이 고 밀도 화 되 고 수직 적 으로 개발 됨 에 따라 , 정밀 재료 에칭 에 대한 필요 성 이 점점 더 강해 지 고 있 다 . 플 라즈 마 에칭 프로세서 들 에서 의 선택 비 ( selectivity ) , 프로파일 , ARDE ( aspect ratio dependent etching , 애 스 팩 트 비 의존 에칭 ) , 및 균일성 간 의 상충 점 ( trade - off ) 들 이 관리 하 기 점점 어려워 지 고 있 다 . 이 들 상충 점 들 의 균형 을 맞추 는 것 에 의한 패 터닝 및 패턴 전사 ( pattern transfer ) 에 대한 현재 접근 법 들 은 지속 가능 하 지 않 다 . 이 들 상충 점 들 에 대한 근본 원인 은 이온 에너지 , 이온 플럭스 및 라디칼 플럭스 를 독립 적 으로 제어 할 수 없 다는데 있 다 . 그러나 , 원자 층 에칭 ( atomic layer etching ; ALE ) 과 같 은 자 가 제한 프로세스 ( self - limiting process ) 들 은 , 에칭 프로세스 를 표면 개질 ( surface modification ) 및 개질 된 표면 영역 들 의 제거 의 순차 적 단계 들 로 분리 하 여 , 이 에 의해 라디칼 플럭스 , 이온 플럭스 및 에너지 의 역할 들 의 분리 를 가능 함 으로써 이 들 상충 점 들 을 피하 기 위한 실행 가능 한 루트 를 제공 한다 .