제 1 입력 전극 ( SE 1 ) 과 제 1 출력 전극 ( DE 1 ) 은 제 1 절연 층 ( 10 ) 및 제 2 절연 층 ( 20 ) 을 관통 하 는 제 1 관통 홀 ( CH 1 ) 과 제 2 관통 홀 ( CH 2 ) 을 통해 제 1 반도체 패턴 ( OSP 1 ) 에 각각 연결 된다 . 제 2 입력 전극 ( SE 2 ) 과 제 2 출력 전극 ( DE 2 ) 은 제 1 절연 층 ( 10 ) 및 제 2 절연 층 ( 20 ) 을 관통 하 는 제 3 관통 홀 ( CH 3 ) 과 제 4 관통 홀 ( CH 4 ) 을 통해 제 2 반도체 패턴 ( OSP 2 ) 에 각각 연결 된다 . 제 6 입력 전극 ( SE 6 ) 과 제 6 출력 전극 ( DE 6 ) 은 제 1 절연 층 ( 10 ) 및 제 2 절연 층 ( 20 ) 을 관통 하 는 제 5 관통 홀 ( CH 5 ) 과 제 6 관통 홀 ( CH 6 ) 을 통해 제 6 반도체 패턴 ( OSP 6 ) 에 각각 연결 된다 . 한편 , 본 발명 의 다른 실시 예 에서 제 1 트랜지스터 ( T 1 ) , 제 2 트랜지스터 ( T 2 ) , 및 제 6 트랜지스터 ( T 6 ) 는 바텀 게이트 구조 로 변형 되 어 실시 될 수 있 다 .