상기 한 목적 을 달성 하 기 위한 일 측면 에 따른 본 발명 은 , 셀 영역 과 주변 회로 영역 이 정의 된 반도체 기판 상부 에 비트 라인 을 형성 하 는 단계 와 , 상기 비트 라인 상부 에 제 1 층간 절 연막 을 형성 하 는 단계 와 , 상기 제 1 층간 절 연막 상부 에 제 1 식각 정지 막 을 형성 하 는 단계 와 , 상기 셀 영역 에 캐 패시 터 를 형성 하 는 단계 와 , 상기 캐 패시 터 를 포함 한 전면 에 제 2 식각 정지 막 을 형성 하 는 단계 와 , 상기 제 2 식각 정지 막 상 에 제 2 층간 절 연막 을 형성 하 는 단계 와 , 상기 제 2 층간 절 연막 과 상기 제 2 식각 정지 막 을 식각 하 여 상기 제 1 식각 정지 막 이 노출 되 는 제 1 메탈 콘 택 홀 을 형성 하 는 단계 와 , 상기 제 1 식각 정지 막 과 상기 제 1 층간 절 연막 을 식각 하 여 상기 비트 라인 이 노출 되 는 제 2 메탈 콘 택 홀 을 형성 하 는 단계 를 포함 하 는 반도체 소자 의 메탈 콘 택 형성 방법 을 제공 한다 .