도 1 및 도 5 를 동시 에 참조 하 고 , 도 5 는 , 제 1 실시 예 에 따른 제어 방법 의 플로우 차트 이 다 . 본 실시 예 에서 는 , 제 어 회로 ( 120 ) 는 , 단계 ( S 510 ) 에서 , 외부 클록 ( CLK ) 에 근거 해 의사 스 태 틱 랜덤 액세스 메모리 ( 100 ) 에 기입 된 데이터 의 래치 횟수 를 카운트 하 고 , 제 1 카운트 값 ( N _ DIN ) 을 생성 한다 . 단계 ( S 520 ) 에서 , 제 1 카운트 값 ( N _ DIN ) 을 생성 한 후 , 제 어 회로 ( 120 ) 는 , 비동기 모드 에서 CAS 클록 ( CASP ) 에 근거 해 비동기 CAS 클록 ( CASP _ A ) 을 제공 한다 . 단계 ( S 530 ) 에서 , 제 어 회로 ( 120 ) 는 , 비동기 CAS 클록 ( CASP _ A ) 에 근거 해 의사 스 태 틱 랜덤 액세스 메모리 에 기입 된 데이터 의 기입 횟수 를 카운트 하 고 , 제 2 카운트 값 ( N _ DWR ) 을 생성 한다 . 제 어 회로 ( 120 ) 는 , 단계 ( S 540 ) 에서 제 1 카운트 값 ( N _ DIN ) 과 제 2 카운트 값 ( N _ DWR ) 을 비교 한다 . 단계 ( S 540 ) 에서 , 제 1 카운트 값 ( N _ DIN ) 이 제 2 카운트 값 ( N _ DWR ) 과 동일 한지 여부 를 판정 한다 . 제 어 회로 ( 120 ) 가 , 제 1 카운트 값 ( N _ DIN ) 이 제 2 카운트 값 ( N _ DWR ) 과 동일 하 지 않 다고 판정 한 경우 , 제 어 회로 ( 120 ) 는 , 비동기 모드 를 유지 하 고 , 단계 ( S 550 ) 로 이행 한다 . 단계 ( S 550 ) 에서 , 제 어 회로 ( 120 ) 는 , 비동기 CAS 클록 ( CASP _ A ) 에 근거 해 CAS 클록 ( CASP ) 을 제공 한다 . 단계 ( S 540 ) 에서 , 제 어 회로 ( 120 ) 가 , 제 1 카운트 값 ( N _ DIN ) 이 제 2 카운트 값 ( N _ DWR ) 과 동일 하 다고 판정 하 는 경우 , 단계 ( S 560 ) 로 이행 하 여 , 제 1 논리 레벨 의 모드 신호 ( ASYNC ) 를 제공 하 고 , 단계 ( S 570 ) 로 이행 한다 . 단계 ( S 570 ) 에서 는 , 제 어 회로 ( 120 ) 는 , 최초 로 제공 된 제 1 논리 레벨 의 모드 신호 ( ASYNC ) 에 근거 해 비동기 모드 에서 동기 모드 로 이행 하 고 , 비동기 CAS 클록 ( CASP _ A ) 의 주기 를 외부 클록 의 주기 로 조정 하 고 , 단계 ( S 550 ) 로 이행 한다 . 단계 ( S 510 ∼ S 570 ) 의 실시 의 세절 은 , 전술 한 실시 예 에서 상세히 설명 하 고 있 으므로 , 여기 에서 는 재차 기재 하 지 않 는다 .