셀 어레이 영역 의 반도체 기판 상 에 배치 된 상기 게이트 패턴 들 은 각각 드레 인 선택 라인 ( 120 d ) , 복수 개 의 워드 라인 들 ( 120 w ) 및 소스 선택 라인 ( 120 s ) 으로 정의 될 수 있 다 . 보다 구체 적 으로 , 상기 셀 어레이 영역 의 반도체 기판 ( 100 ) 상 에 상기 활성 영역 들 을 가로지르 면서 소자 분리 막 상 으로 연장 된 게이트 패턴 들 은 복수 개 의 워드 라인 들 ( 120 w ) 과 , 상기 워드 라인 들 ( 120 w ) 의 양측 에 각각 위치 한 드레 인 선택 라인 ( 120 d ) 및 소스 선택 라인 ( 120 s ) 으로 구분 될 수 있 다 . 즉 , 상기 복수 개 의 워드 라인 들 ( 120 w ) 은 상기 드레 인 선택 라인 ( 120 d ) 과 상기 소스 선택 라인 ( 120 s ) 사이 에 위치 한다 . 상기 활성 영역 들 과 각각 중첩 된 워드 라인 들 ( 120 w ) , 드레 인 선택 라인 ( 120 d ) 및 소스 선택 라인 ( 120 s ) 은 이 들 과 인접 한 셀 활성 영역 들 을 불순물 영역 으로 하 여 각각 셀 트랜지스터 들 , 드레 인 선택 트랜지스터 및 소스 선택 트랜지스터 를 구성 한다 . 상기 드레 인 선택 라인 ( 120 d ) 과 인접 하 고 상기 소스 선택 라인 ( 120 s ) 의 반대편 에 위치 한 셀 활성 영역 들 은 상기 각 드레 인 선택 트랜지스터 의 드레 인 영역 으로 정의 될 수 있 다 . 또한 , 상기 소스 선택 라인 ( 120 s ) 에 인접 하 고 상기 드레 인 선택 라인 ( 120 d ) 의 반대편 에 위치 한 셀 활성 영역 들 은 상기 소스 선택 트랜지스터 의 소스 영역 으로 정의 될 수 있 다 .