현재 , 충분 한 정확 성 및 적용 범위 를 갖 는 주어진 디자인 의 공정 윈도우 를 준비 ( map out ) 하 기 위해서 는 , N 개 의 파라미터 세팅 들 ( 예 를 들 어 , 디 포커스 및 노광 도즈 ) 에서 의 시뮬레이션 들 이 요구 되 며 , 이때 N 은 약 12 이상 일 수 있 다 . 결과 적 으로 , 다양 한 세팅 들 에서 의 이 반복 된 시뮬레이션 들 이 OPC 적용 및 검증 흐름 의 구성 으로 바로 통합 되 는 경우 N - 배 곱 ( fold multiplication ) 의 계산 시간 이 필요 하 며 , 이 는 전형 적 으로 풀 - 칩 리소그래피 시뮬레이션 들 의 다수 반복 을 수반 할 것 이 다 . 하지만 , 이러 한 계산 시간 의 증가 는 주어진 타 겟 회로 를 유효 하 게 하 고 , 및 / 또는 디자인 하 려는 경우 에 너무 크다 ( prohibitive ) .