도 16 은 표준 셀 및 SRAM 셀 을 포함 하 는 회로 의 디자인 및 제조 에서 의 프로세스 플로우 ( 200 ) 를 도시 한다 . 일부 실시 형태 에 따르 면 , 디자인 은 , 표준 셀 영역 ( 21 ) , SRAM 매크로 ( 22 ) , SRAM 어레이 ( 24 ) , 및 필러 영역 ( 28 ) 을 포함 하 는 디바이스 영역 의 면적 ( 높이 및 폭 포함 ) 을 계산 하 여 , 칩 면적 이 이 영역 들 을 위해 예약 될 수 있 도록 한다 . 각 프로세스 는 도 16 에 도시 된 프로세스 플로우 에서 프로세스 ( 202 ) 로서 도시 된다 . 레이아웃 의 디자인 은 , 표준 셀 영역 ( 21 ) 을 레이아웃 하 기 위해 표준 셀 ( 23 ) 을 픽 앤 플레이스 하 는 ( picking - and - placing ) 단계 ( 도 16 의 프로세스 204 ) , SRAM 주변 영역 ( 26 ) 을 위한 셀 을 픽 앤 플레이스 하 는 단계 ( 도 16 의 프로세스 206 ) , SRAM 어레이 ( 24 ) 를 레이아웃 하 기 위해 SRAM 셀 을 픽 앤 플레이스 하 는 단계 ( 도 16 의 프로세스 208 ) , 적합 한 필러 셀 을 선택 하 는 단계 , 및 필러 셀 영역 ( 28 ) 을 레이아웃 하 기 위해 선택 된 필러 셀 을 픽 앤 플레이스 하 는 단계 ( 도 16 의 프로세스 210 ) 를 더 포함 한다 . 물리 적 웨이퍼 상 에 회로 가 제조 되 고 ( 도 16 의 프로세스 212 ) , 칩 으로 절단 된다 ( 도 16 의 프로세스 212 ) . 결과 로 얻 어 진 레이아웃 에서 , SRAM 어레이 와 가장 가까운 표준 셀 열 ( Srow - A ) 사이 의 간격 은 최소 가 된다 . 따라서 , 칩 면적 이 절약 되 고 칩 면적 사용 의 효율 이 개선 된다 .