다음 , CVD 장치 등 을 이용 하 여 질소 분위기 중 에서 플라 즈 마 어닐링 을 행함 으로써 , NSG 막 ( 23 ) 의 표면 을 질화 한다 . 이 플 라즈 마 어닐링 에서 는 , 예 를 들 면 반도체 기판 ( 1 ) 의 온도 를 350 ℃ 로 하 고 , 처리 시간 을 2 분 간 으로 하 여 N 2 O 플 라즈 마 를 발생 시킨다 . 그 다음 , 도 1 i 에 나타낸 바 와 같이 NSG 막 ( 23 ) 위 에 , TEOS 를 채용 한 플 라즈 마 CVD 법 등 에 의해 , 두께 가 100 nm 정도 인 NSG 막 ( 24 ) 을 형성 하 고 , CVD 장치 등 을 이용 하 여 , 질소 분위기 중 에서 플라 즈 마 어닐링 을 행함 으로써 , NSG 막 ( 24 ) 의 표면 을 질화 한다 . 이 플 라즈 마 어닐링 에서 도 , 예 를 들 면 반도체 기판 ( 1 ) 의 온도 를 350 ℃ 로 하 고 , 처리 시간 을 2 분 간 으로 하 여 N 2 O 플 라즈 마 를 발생 시킨다 . 그 후 , 전체 면 에 PVD 법 등 에 의해 두께 가 50 nm 정도 인 알루미늄 산화 막 ( 25 ) 을 형성 한다 . 계속 해서 , 알루미늄 산화 막 ( 25 ) 위 에 , TEOS 을 사용 한 플 라즈 마 CVD 법 등 에 의해 , 두께 가 100 nm 정도 인 NSG 막 ( 26 ) 을 형성 하 고 , CVD 장치 등 을 이용 하 여 , 질소 분위기 중 에서 플라 즈 마 어닐링 을 행함 으로써 NSG 막 ( 26 ) 의 표면 을 질화 한다 . 이 플 라즈 마 어닐링 에서 도 , 예 를 들 면 반도체 기판 ( 1 ) 의 온도 를 350 ℃ 로 하 고 , 처리 시간 을 2 분 간 으로 하 여 N 2 O 플 라즈 마 를 발생 시킨다 . 본 실시 예 에서 는 NSG 막 ( 23 , 24 ) 으로 제 1 절 연막 이 구성 되 고 , 알루미늄 산화 막 ( 25 ) 으로 제 2 수소 배리 어막 이 구성 되 고 , NSG 막 ( 26 ) 으로 제 2 절 연막 이 구성 되 어 있 다 .