상술 한 본 발명 의 실시 예 에 따르 면 , 제 2 도전 라인 들 ( CL 1 내지 CL 20 ) 에 연결 된 스위칭 소자 들 ( SW ) 에 동일 한 바이어스 조건 을 인가 하 더라도 , 콘 택 플러그 들 ( CT 1 a , CT 1 b , CT 2 a , CT 2 b ) 을 경유 하 여 제 2 도전 라인 들 ( CL 1 내지 CL 20 ) 에 인가 되 는 신호 레벨 들 은 콘 택 플러그 들 ( CT 1 a , CT 1 b , CT 2 a , CT 2 b ) 의 저항 에 따라 다르 게 제어 될 수 있 다 . 이 를 이용 하 여 본 발명 의 실시 예 는 각각 의 제 1 도전 라인 ( CLa ) 내 에서 메모리 셀 들 의 위치 에 따른 신호 지연 을 보상 할 수 있 다 .