상기 쉬프 트 회로 ( 142 ) 는 상기 스트로브 신호 ( DQSRP 1 ) 의 위상 을 상기 내부 스트로브 신호 ( ODQS ) 의 1 / 2 주기 만큼 쉬프 트 시키 고 , 그 쉬프 트 된 신호 를 상기 스트로브 신호 ( DQSFP 1 ) 로서 출력 한다 . 또 , 상기 쉬프 트 회로 ( 142 ) 는 상기 스트로브 신호 ( DQSFP 1 ) 의 위상 을 상기 내부 스트로브 신호 ( ODQS ) 의 1 / 2 주기 만큼 쉬프 트 시키 고 , 그 쉬프 트 된 신호 를 상기 스트로브 신호 ( DQSRP 2 ) 로서 출력 한다 . 상기 쉬프 트 회로 ( 142 ) 는 D 플립플롭 들 ( DFF 3 , DFF 4 ) 로서 구현 될 수 있 다 . 상기 D 플립플롭 ( DFF 3 ) 의 D 입력 단자 에 는 상기 스트로브 신호 ( DQSRP 1 ) 가 입력 되 고 , 그 클록 입력 단자 에 는 상기 내부 스트로브 신호 ( ODQS ) 의 반전 된 신호 가 입력 된다 . 상기 D 플립플롭 ( DFF 3 ) 은 상기 내부 스트로브 신호 ( ODQS ) 의 반전 된 신호 가 토글 할 때 , 상기 스트로브 신호 ( DQSRP 1 ) 에 응답 하 여 , 상기 스트로브 신호 ( DQSFP 1 ) 를 출력 한다 . 상기 D 플립플롭 ( DFF 4 ) 의 D 입력 단자 에 는 상기 스트로브 신호 ( DQSFP 1 ) 가 입력 되 고 , 그 클록 입력 단자 에 는 상기 내부 스트로브 신호 ( ODQS ) 가 입력 된다 . 상기 D 플립플롭 ( DFF 4 ) 은 상기 내부 스트로브 신호 ( ODQS ) 가 토글 할 때 , 상기 스트로브 신호 ( DQSFP 1 ) 에 응답 하 여 , 상기 스트로브 신호 ( DQSRP 2 ) 를 출력 한다 . 이때 , 상기 D 플립플롭 ( DFF 3 ) 은 상기 내부 스트로브 신호 ( ODQS ) 의 반전 된 신호 에 응답 하 여 동작 하 고 , 상기 D 플립플롭 ( DFF 4 ) 은 상기 내부 스트로브 신호 ( ODQS ) 에 응답 하 여 동작 하 므로 , 상기 D 플립플롭 들 ( DFF 3 , DFF 4 ) 이 교대 로 동작 하 게 된다 . 그 결과 , 상기 스트로브 신호 ( DQSRP 1 ) 의 위상 이 상기 내부 스트로브 신호 ( ODQS ) 의 1 / 2 주기 만큼 쉬프 트 된 위상 을 가지 는 상기 스트로브 신호 ( DQSFP 1 ) 와 , 상기 스트로브 신호 ( DQSFP 1 ) 의 위상 이 상기 내부 스트로브 신호 ( ODQS ) 의 1 / 2 주기 만큼 쉬프 트 된 위상 을 가지 는 상기 스트로브 신호 ( DQSRP 2 ) 가 얻 어 진다 . 한편 , 상기 D 플립플롭 들 ( DFF 3 , DFF 4 ) 은 상기 입력 인 에 이 블 신호 ( DEN ) 에 응답 하 여 , 리셋 된다 . 좀 더 상세 하 게 는 상기 입력 인 에 이 블 신호 ( DEN ) 가 로직 하이 로 될 때 , 상기 D 플립플롭 들 ( DFF 3 , DFF 4 ) 이 리셋 되 어 , 상기 스트로브 신호 들 ( DQSFP 1 , DQSRP 2 ) 을 로직 로우 상태 로 유지 한다 .