도 3 은 본 발명 의 제 1 실시 예 에 따른 플 라즈 마 손상 방지 용 정 션 다이오드 의 배치 방법 을 설명 하 는 도면 이 다 . 도 3 을 참조 하 면 , 플라 즈 마 손상 방지 용 정 션 다이오드 ( 350 ) 가 PMOS 트랜지스터 ( 310 ) 게이트 와 NMOS 트랜지스터 ( 330 ) 게이트 사이 에 존재 한다 . PMOS 트랜지스터 ( 310 ) 는 N - 웰 레이어 ( 312 ) 내 에 PMOS 트랜지스터 ( 310 ) 를 구성 하 는 P - 액티브 레이어 ( 314 a ) 와 게이트 폴리 레이어 ( 316 a ) 가 배치 된다 . P - 액티브 레이어 ( 314 a ) 위 에 콘 택 레이어 ( 320 a ) 를 감싸 는 비트 폴리 레이어 ( 322 a ) 가 배치 된다 . P - 액티브 레이어 ( 314 a ) 위 하나 의 비트 폴리 레이어 ( 322 a ) 는 비아 레이어 ( 324 a ) 를 통하 여 메탈 레이어 ( 326 a ) 와 연결 된다 . 메탈 레이어 ( 326 a ) 에 는 전원 전압 ( VINT ) 이 연결 된다 . P - 액티브 레이어 ( 314 a ) 위 다른 하나 의 비트 폴리 레이어 ( 322 a ) 는 , NMOS 트랜지스터 ( 330 ) 의 N - 액티브 레이어 ( 318 b ) 와 콘 택 레이어 ( 320 b ) 를 통해 연결 되 는 하나 의 비트 폴리 레이어 ( 122 b ) 와 연결 된다 .