본 발명 에 따른 NAND 플래시 메모리 소자 의 제조 방법 에서 , 상기 복수 의 마스크 패턴 은 상기 메모리 셀 영역 중 상기 제 1 메모리 셀 블록 영역 과 상기 제 2 메모리 셀 블록 영역 과 의 사이 에서 상기 복수 의 제 1 마스크 라인 과 평행 하 게 연장 되 는 제 2 마스크 라인 을 더 포함 할 수 있 다 . 이 경우 , 상기 복수 의 마스크 패턴 을 형성 하 는 단계 는 상기 제 1 메모리 셀 블록 영역 으로부터 상기 접속 영역 을 거쳐 상기 제 2 메모리 셀 블록 영역 까지 연장 되 는 복수 의 제 1 몰드 마스크 패턴 과 , 상기 제 1 메모리 셀 블록 영역 과 상기 제 2 메모리 셀 블록 영역 과 의 사이 에서 상기 복수 의 제 1 몰드 마스크 패턴 과 평행 하 게 연장 되 는 제 2 몰드 마스크 패턴 을 상기 도전 층 위 에 형성 하 는 단계 와 , 상기 제 1 메모리 셀 블록 영역 으로부터 상기 접속 영역 을 거쳐 상기 제 2 메모리 셀 블록 영역 까지 연장 되 는 길이 에 걸쳐서 상기 복수 의 제 1 몰드 마스크 패턴 의 측벽 을 덮 는 복수 의 제 1 스 페이서 와 , 상기 메모리 셀 영역 에서 상기 복수 의 제 2 몰드 마스크 패턴 의 측벽 을 덮 는 제 2 스 페이서 를 형성 하 는 단계 와 , 상기 접속 영역 에서 상기 복수 의 제 1 몰드 마스크 패턴 중 에서 선택 되 는 제 1 국부 영역 과 상기 제 1 국부 영역 에 접해 있 는 상기 스 페이서 의 일부 를 덮 는 제 1 국부 마스크 패턴 과 , 상기 메모리 셀 영역 에서 상기 제 2 몰드 마스크 패턴 및 상기 제 2 스 페이서 를 덮 는 제 2 국부 마스크 패턴 을 형성 하 는 단계 와 , 상기 제 1 스 페이서 , 제 1 국부 마스크 패턴 , 및 제 2 국부 마스크 마스크 패턴 을 식각 마스크 로 이용 하 여 상기 제 1 몰드 마스크 패턴 을 식각 하 여 상기 제 1 국부 영역 및 상기 제 1 스 페이서 로 이루어지 는 상기 제 1 마스크 라인 과 , 상기 제 2 몰드 마스크 패턴 및 상기 제 2 스 페이서 로 이루어지 는 상기 제 2 마스크 라인 을 형성 하 는 단계 를 포함 할 수 있 다 .