본 실시 예 에 의하 면 , 메모리 셀 트랜지스터 ( Tr 1 ) 의 게이트 에 실리사이드 막 이 형성 되 어 , 다층막 의 에칭 을 실시 할 필요 가 없 어 , 에칭 공정 이 간단 해진다 . 또 , 게이트 전극 을 구성 하 는 층 수 가 적 기 때문 에 , 게이트 전극 에칭 시 에 형성 되 는 테이퍼 , 즉 상방 의 층 일수록 좁 아 지 고 하층 일수록 넓 어 지 는 테이퍼 를 저감 할 수 있 다 . 따라서 , 게이트 전극 의 측면 이 수직 에 가깝 게 되 어 , 에칭 이 용이 해진다 .