출력 단 ( 22 ) 의 적어도 하나 의 제어 가능 반도체 소자 와 추가 커패시터 ( Cs ) 사이 의 예시 적 인 전기 접속 은 도 3 에 개략 적 으로 도시 되 어 있 다 . 구체 적 으로 , 도 3 은 추가 커패시터 ( Cs ) 를 출력 단 ( 22 ) 의 제어 가능 반도체 소자 ( 예컨대 , 트랜지스터 ) 에 전기 적 으로 연결 하 기 위한 리본 도체 ( ribbon conductor ) 를 개략 적 으로 도시 한 것 이 다 . 리본 도체 는 제 1 전기 전도성 층 ( 31 ) 및 제 2 전기 전도성 층 ( 32 ) 을 포함 할 수 있 다 . 제 1 전기 전도성 층 ( 31 ) 및 제 2 전기 전도성 층 ( 32 ) 각각 은 제 1 방향 으로 의 폭 ( w 1 ) , 제 2 방향 으로 의 길이 ( l 1 ) 및 제 3 방향 의 두께 ( d 1 ) 를 가질 수 있 는데 , 제 1 , 제 2 및 제 3 방향 은 서로 직각 이 며 , 두께 ( d 1 ) 는 각각 의 폭 ( w 1 ) 및 길이 ( l 1 ) 보다 훨씬 더 작 다 ( 예컨대 , d 1 ＜ 0 . 5 * w 1 , 또는 d 1 ＜ 0 . 5 * l 1 ) . 제 1 전도성 층 ( 31 ) 은 제 2 전도성 층 ( 32 ) 위 에 평행 하 게 배치 된다 . 제 1 전도성 층 ( 31 ) 은 제 3 방향 으로 제 2 전도성 층 ( 32 ) 위 거리 ( d 2 ) 에 배치 될 수 있 다 . 제 1 전기 전도성 층 ( 31 ) 을 제 2 전기 전도성 층 ( 32 ) 으로부터 유전 적 으로 격리 시키 기 위해 , 유전체 절연 층 ( 도 3 에 구체 적 으로 도시 되 어 있 지 않 음 ) 이 제 1 전기 전도성 층 ( 31 ) 과 제 2 전기 전도성 층 ( 32 ) 사이 에 배치 될 수 있 다 . 반도체 소자 ( 예컨대 , 트랜지스터 ) 는 제 1 및 제 2 전기 전도성 층 ( 31 , 32 ) 의 일단 에 배치 될 수 있 고 , 추가 커패시터 ( Cs ) 는 제 1 및 제 2 전기 전도성 층 ( 31 , 32 ) 의 반대쪽 단부 에 도 3 에 점선 화살표 로 표시 된 제 2 방향 으로 배치 될 수 있 다 . 전류 는 제어 가능 반도체 소자 ( 예컨대 , 트랜지스터 ) 로부터 제 1 전기 전도성 층 ( 31 ) 을 통해 추가 커패시터 ( Cs ) 로 흐르 고 , 추가 커패시터 ( Cs ) 로부터 제 2 전기 전도성 층 ( 32 ) 을 통해 다시 제 어 가능 반도체 소자 로 흐를 수 있 다 . 전류 흐름 의 방향 은 도 3 의 실선 화살표 로 표시 되 어 있 다 .