제 1 및 제 2 데이터 전송 클럭 쌍 들 ( WCK 01 , / WCK 01 , WCK 23 , / WCK 23 ) 과 커맨드 및 어 드레스 전송 클럭 쌍 ( CK , / CK ) 은 보드 ( 110 ) 윗면 의 신호 라인 들 을 통해 전달 되 고 , 제 1 메모리 칩 ( 120 ) 의 B 4 , B 3 , B 9 , B 10 , N 7 , P 7 에 위치 하 는 단자 들 과 각각 연결 된다 . 그리고 , 클럭 들 ( WCK 01 , / WCK 01 , WCK 23 , / WCK 23 , CK , / CK ) 은 제 1 메모리 칩 ( 120 ) 의 B 4 , B 3 , B 9 , B 10 , N 7 , P 7 에 위치 하 는 단자 들 아래 의 관통 전극 들 ( 111 , 112 , 113 , 114 , 115 , 116 ) 을 통하 여 제 2 메모리 칩 ( 130 ) 으로 전달 되 고 , 제 2 메모리 칩 ( 130 ) 의 B 4 , B 3 , B 9 , B 10 , N 7 , P 7 에 위치 하 는 단자 들 과 연결 된다 . 이 에 따라 , 제 2 메모리 칩 ( 130 ) 의 클럭 들 ( WCK 01 , / WCK 01 , WCK 23 , / WCK 23 , CK , / CK ) 로 전달 되 는 신호 라인 들 은 스 텁 ( stub ) 구조 를 이루 고 , 2 개 메모리 칩 ( 120 , 130 ) 부하 를 가지 게 되 어 , 신호 충실 도 가 나빠 지 는 문제점 이 있 다 .