다음 으로 , 하부 기판 ( 102 ) 상 의 복수 의 화소 들 에 게이트 전극 ( 111 ) , 반도체 층 ( 112 ) , 소스 전극 ( 121 ) 및 드레 인 전극 ( 122 ) 을 갖 는 박막 트랜지스터 ( TFT ) , 인출 라인 ( 130 ) , 공통 전극 ( 141 ) 및 화소 전극 ( 131 ) 등 을 형성 하 는 어레이 공정 이 진행 된다 . 게이트 전극 ( 111 ) 과 반도체 층 ( 112 ) 의 사이 에 는 게이트 절 연막 ( 104 ) 이 게재 되 며 , 박막 트랜지스터 ( TFT ) 을 포함 한 하부 기판 ( 102 ) 의 전면 에 는 보호막 ( 105 ) 이 덮인다 . 화소 전극 ( 131 ) 과 접속 되 는 인출 라인 ( 130 ) 은 보호막 ( 105 ) 을 관통 하 는 콘 택 홀 ( CH ) 을 통해 박막 트랜지스터 ( TFT ) 의 드레 인 전극 ( 122 ) 에 연결 된다 .