도 10 을 참조 하 면 , 도 9 의 상태 에서 상기 반도체 기판 ( 1 ) 의 전면 상 에 제 4 희생 절 연막 ( 19 ) 을 적층 하 고 평탄 화 공정 을 진행 하 여 상기 제 2 소오 스 / 드레 인부 ( 15 ) 의 상부 면 을 노출 시키 는 동시 에 상기 제 2 소오 스 / 드레 인부 들 ( 15 ) 사이 의 공간 을 채운다 . 상기 제 4 희생 절 연막 ( 17 ) 은 바람직 하 게 는 상기 제 1 희생 절 연막 ( 7 ) 과 동일 한 물질 로 , 예 를 들 면 실리콘 산화 막 으로 형성 될 수 있 다 . 노출 된 상기 제 2 소오 스 / 드레 인부 들 ( 15 ) 의 상부 를 일부 제거 하 고 캐 핑 막 으로 채우 고 평탄 화 하 여 , 상기 제 2 소오 스 / 드레 인부 들 ( 15 ) 상 에 캐 핑 패턴 들 ( 21 ) 을 각각 형성 한다 . 상기 캐 핑 패턴 들 ( 21 ) 은 상기 스 페이서 ( 17 ) 와 동일 한 물질 로 , 예 를 들 면 실리콘 질화 막 으로 형성 될 수 있 다 .