도 8 에 도시 한 바 와 같이 , 본 발명 의 FPGA 를 이용 한 반도체 테스트 헤드 장치 는 ALPG 칩 ( 400 ) , FPGA 칩 ( 100 ) , 테스트 제 어부 ( 500 ) 및 페일 데이터 저 장부 ( 600 ) 를 포함 하 여 이루어질 수 있 는 바 , 도 7 을 참조 하 여 설명 한 반도체 테스트 헤드 장치 와 다른 점 은 테스트 제 어부 ( 500 ) 가 ALPG 칩 ( 400 ) 을 제어 하 여 기준 전압 ( VTT ) 을 연결 회로 부 ( 210 ) 에 인가 하 는 것 이 다 . 다시 말 해 , 테스트 제 어부 ( 500 ) 는 FPGA 칩 ( 100 ) 이 드라이버 의 기능 과 컴 패 레이터 의 기능 을 선택 적 으로 수행 하 도록 ALPG 칩 ( 400 ) 을 제어 하 게 되 는데 , 이때 FPGA 칩 ( 100 ) 을 드라이버 로 동작 시키 고자 할 때 에 는 도 7 을 참조 하 여 설명 한 바 와 마찬가지 로 각 드라이버 회로 ( 111 , 121 ) 에 논리 값 ' 1 ' 또는 ' 0 ' 이 동일 하 게 인가 되 도록 ALPG 칩 ( 400 ) 을 제어 하 게 된다 . 반면 , FPGA 칩 ( 100 ) 을 컴 패 레이터 로 동작 시키 고자 할 때 에 는 전술 한 바 와 같이 기준 전압 공급 부 ( 300 ) 를 제어 하 는 대신 , 각 드라이버 회로 ( 111 , 121 ) 에 다른 논리 값 이 인가 되 도록 ALPG 칩 ( 400 ) 을 제어 하 는 것 이 다 . 즉 , 제 1 드라이버 회로 ( 111 ) 로 논리 값 ' 1 ' 이 입력 되 고 제 1 드라이버 회로 ( 121 ) 로 논리 값 ' 0 ' 이 입력 되 면 , 제 1 드라이버 회로 ( 111 ) 에서 는 연결 회로 부 ( 210 ) 에 대하 여 VOH 의 전위 가 생기 는 것 이 고 , 제 2 드라이버 회로 ( 121 ) 에서 는 연결 회로 부 ( 210 ) 에 대하 여 VOL 만큼 의 전위 가 생기 는 것 이 다 . 이 는 등 가 회로 ( equivalent circuit ) 적 으로 연결 회로 부 ( 210 ) 측면 에서 FPGA ( 100 ) 를 바라보 았 을 때 '( VIH + VIL ) / 2 ' 즉 , VTT 만큼 의 전압 이 있 는 것 이 다 . 따라서 , DUT ( 800 ) 로부터 판독 신호 가 입력 됨 에 따라 FPGA 칩 ( 100 ) 이 컴 패 레이터 로 동작 될 때 에 는 각 컴 패 레이터 회로 ( 113 , 123 ) 로 는 ' VDUT 가 인가 되 는 바 , 이렇게 하이 레벨 컴 패 레이터 회로 ( 113 ) 으로 인가 되 는 VDUT 값 이 미리 정해진 하이 레벨 출력 전압 ( VOH ) 보다 높 은 경우 에 는 하이 레벨 컴 패 레이터 회로 ( 113 ) 가 논리 값 ' 1 '( 또는 ' 0 ') 을 출력 하 게 된다 . 한편 , 로우 레벨 컴 패 레이터 회로 ( 123 ) 으로 인가 되 는 VDUT 값 이 미리 정해진 로우 레벨 출력 전압 ( VOL ) 보다 낮 은 경우 에 는 로우 레벨 컴 패 레이터 회로 ( 113 ) 가 논리 값 ' 1 '( 또는 ' 0 ') 을 출력 하 게 된다 . 여기 서 , VTT 는 '( VIH + VIL ) / 2 = VTT ' 의 관계 가 성립 되 어야 할 것 이 다 .