실시 예 에서 , 상부 비트 라인 들 ( 122 , 124 , 126 ) 은 하부 비트 라인 들 ( 133 , 135 ) 과 인터 리브 될 수 있 다 . 이 배열 은 선택 된 비트 라인 으로부터 결합 커패시턴스 가 메모리 셀 어레이 의 반대 측 으로부터 구동 되 는 비트 라인 들 과 인터 리브 될 수 있 게 한다 . 또 다른 대안 예 에서 , 단지 한 세트 의 단일 장치 드라이버 들 ( 예 를 들 면 , 상부 단일 장치 드라이버 들 ) 만 이 메모리 셀 어레이 내 제공 되 게 비트 라인 디코더 ( 120 ) 만 이 제공 될 수 도 있 다 . 여러 실시 예 들 의 설명 을 간단 하 게 하 기 위해서 , 후속 되 는 도면 들 은 단일 비트 라인 디코더 만 을 포함 하 는 메모리 셀 어레이 의 부분 들 을 도시 한다 . 설명 을 간단 하 게 하 기 위해서 워드 라인 디코더 만 이 도 1 및 후속 되 는 도면 들 에 도시 되 었 을지라도 , 다른 실시 예 들 은 예시 된 워드 라인 디코더 로부터 메모리 셀 어레이 의 반대 측 상 에 제 2 워드 라인 디코더 및 예시 된 워드 라인 드라이버 들 로부터 메모리 셀 의 반대 측 상 에 워드 라인 드라이버 회로 들 에 의해 구동 되 는 추가 의 워드 라인 들 을 포함 할 수 있 다 . 이외 다른 배치 들 이 사용 될 수 도 있 다 .