130 nm PDSOI DTMOS体延迟研究
130 nm PDSOI DTMOS体延迟研究
研究了基于IBM 8RF 130 nm工艺部分耗尽绝缘体上Si 动态阈值晶体管体电阻、体电容以及体电阻和体电容乘积随Si膜厚度和器件宽度的变化。结果表明，Si膜厚度减小会导致体阻增大、体电容减小，但是体电阻和体电容的乘积却明显增大。Si膜厚度从200 nm减小到80 nm，体延迟增加将近两个数量级。器件宽度增加使得体电阻和体电容都明显增大．DTMOS电路延迟也因此指数递增。推导出了PDSOI DTMOS的延迟模型，为SOI DTMOS器件设计提供了参考。