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ディプリーション負荷NMOSロジック
ディプリーション負荷NMOSロジック（ディプリーションふかNMOSロジック）は、集積回路におけるロジック・ファミリの一形式である。それは初期のNMOSロジックファミリーが2つ以上の異なる電源電圧を必要としたのと違って単一電源電圧だけを使用する。
この集積回路を製造するために追加の製造工程を必要としたが、スイッチング速度が向上したことと外部電源の種類を減らしたことによって、このロジックファミリは多くのマイクロプロセッサとその他の論理回路に対して好ましい選択肢となった。
負荷トランジスタとしてディプリーションモードn型MOSFETを使うことによって、単一電源動作が可能となり、エンハンスメントモードMOSFETを負荷トランジスタとして使った以前のNMOSよりも高速になった。
ディプリーションモードMOSFETは、より単純なエンハンスメントモードMOSFETよりも電流源に近い動作をすることが性能向上の理由の一部である。特に複数の電圧が使えないときにディプリーションモードMOSFETの方が速度的により有利になる（初期のPMOSとNMOSチップが複数の電圧を要求した理由の一つである）。
製造過程にディプリーションモードNMOSトランジスタを入れることは、より単純なエンハンスメントモード負荷の回路と比べて追加の工程を必要とする。
ディプリーションデバイスは、閾値電圧を変更するために負荷トランジスタのチャネル領域におけるドーパントの量を増やすことによって作られる。
その工程は、通常イオン注入を使って行われる。
1980年代の間にCMOSは、ほとんどのNMOS設計のチップを置き換えたが、いくつかのディプリーション負荷NMOS設計のチップは未だに製造されている。大抵、新しくCMOSに再設計されたものと並行して製造されている。
NMOSのZ84015とCMOSのZ84C15がその一例である。