프로세서 디바이스가 개시되며, 그 디바이스는 메모리 유닛 및 하나 이상의 인터리빙된 멀티-스레딩 명령 파이프라인을 포함한다. 인터리빙된 멀티-스레딩 명령 파이프라인은, 메모리 유닛내에 저장된 복수의 프로그램 스레드들의 각각에 대한 명령 이슈 레이트 미만인 클록 사이클들의 수를 이용한다. 메모리 유닛은 6개의 명령 캐시를 포함한다. 또한, 프로세서 디바이스는 6개의 레지스터 파일들을 포함하고, 그 6개의 레지스터 파일들의 각각은 6개의 명령 캐시들 중 하나의 캐시와 관련된다. 복수의 프로그램 스레드들의 각각은 6개의 레지스터 파일들 중 하나의 파일과 관련된다. 또한, 6개의 프로그램 스레드들의 각각은 복수의 명령들을 포함하고, 그 복수의 명령들의 각각은 메모리의 6개의 명령 캐시들 중 하나의 캐시내에 저장된다.
A processor device is disclosed and includes a memory unit and at least one interleaved multi-threading instruction pipeline. The interleaved multi-threading instruction pipeline utilizes a number of clock cycles that is less than an instruction issue rate for each of a plurality of program threads that are stored within the memory unit. The memory unit includes six instruction caches. Further, the processor device includes six register files and each of the six register files is associated with one of the six instruction caches. Each of the plurality of program threads is associated with one of the six register files. Further, each of the six program threads includes a plurality of instructions and each of the plurality of instructions is stored within one of the six instruction caches of the memory. 