제1 AND 게이트(71)와 제1 인버터(72)는 디스플레이 구간(D1, D2) 동안 출력 시프트 클럭(GCLK)의 VGH 구간을 정의한다.
The first AND gate 71 and the first inverter 72 define a VGH section of the output shift clock GCLK during the display periods D1 and D2.