개시된 실시예에 따르면, 계층적 캐싱 설계에서 캐시들 간의 효율적인 통신을 구현하는 방법, 시스템, 메커니즘, 기술 및 장치가 제공된다. 예를 들면, 일 실시예에서, 그러한 수단은 데이터 버스와, 데이터 버스와 통신가능하게 인터페이스된 하위 레벨 캐시와, 데이터 버스와 통신가능하게 인터페이스된 상위 레벨 캐시와, 하나 이상의 데이터 버퍼 및 하나 이상의 데이터리스 버퍼를 포함하는 집적 회로를 포함할 수 있다. 그러한 실시예에서 데이터 버퍼는 데이터 버스와 통신으로 인터페이스되며, 하나 이상의 데이터 버퍼는 각기 풀 캐시 라인을 버퍼링하는 버퍼 메모리와, 각각의 데이터 버퍼의 상태를 표시하는 하나 이상의 제어 비트와, 풀 캐시 라인과 연관된 어드레스를 갖는다. 그러한 실시예에서 데이터리스 버퍼는 풀 캐시 라인을 저장할 수 없으며 각각의 데이터리스 버퍼의 상태를 표시하는 하나 이상의 제어 비트와, 각각의 데이터리스 버퍼와 연관된 캐시 간 전달 라인의 어드레스를 갖는다. 그러한 실시예에서, 캐시 간 전달 로직은 데이터 버스를 통하여 상위 레벨 캐시에게 캐시 간 전달 라인을 요청하도록 하고 캐시 라인을 데이터 버스로부터 하위 레벨 캐시에 기록하도록 한다.
In accordance with embodiments disclosed herein, there are provided methods, systems, mechanisms, techniques, and apparatuses for implementing efficient communication between caches in hierarchical caching design. For example, in one embodiment, such means may include an integrated circuit having a data bus; a lower level cache communicably interfaced with the data bus; a higher level cache communicably interfaced with the data bus; one or more data buffers and one or more dataless buffers. The data buffers in such an embodiment being communicably interfaced with the data bus, and each of the one or more data buffers having a buffer memory to buffer a full cache line, one or more control bits to indicate state of the respective data buffer, and an address associated with the full cache line. The dataless buffers in such an embodiment being incapable of storing a full cache line and having one or more control bits to indicate state of the respective dataless buffer and an address for an inter-cache transfer line associated with the respective dataless buffer. In such an embodiment, inter-cache transfer logic is to request the inter-cache transfer line from the higher level cache via the data bus and is to further write the inter-cache transfer line into the lower level cache from the data bus.