레벨간 유전층(36) 내에 더미 피쳐들(64, 65, 48a, 48b)이 형성된다. 일 실시예에서, 더미 피쳐들(64, 65, 48a, 48b) 또는 더미 피쳐(48a)와 전류 수송 영역(44) 사이에 보이드들(74)을 형성하기 위해 더미 피쳐들(65, 65, 48a, 48b) 상에 무-간극 필링 유전층(72)이 형성된다. 일 실시예에서, 하지의 도전성 영역들(44, 48a, 48b)이 공극들(74)로부터 침투되는 것으로부터 보호하기 위해서 무전해 증착에 의해 패시베이션층들(32, 54)이 형성된다. 또한, 패시베이션층들(32, 54)이 하지의 도전성 영역들(44, 48a, 48b) 위에 돌출하여 놓여 있어, 더미 피쳐들(65a, 65b, 67)은 도전성 영역들(48a, 44, 48b)에 인접하여 형성된다. 패시베이션층들(32, 54)은 추가의 패터닝 단계들 없이 형성될 수 있어 오정렬된 비아들이 공극들로 구멍을 내는 것을 최소화할 수 있다.
Dummy features (64, 65, 48a, 48b) are formed within an interlevel dielectric layer (36). In one embodiment, a non-gap filling dielectric layer (72) is formed over the dummy features (64, 65, 48a, 48b) to form voids (74) between the dummy features (64, 65, 48a, 48b) or a dummy feature (48a) and a current carrying region (44). In one embodiment, passivation layers (32 and 54) are formed by electroless deposition to protect the underlying conductive regions (44, 48a, 48b and 30) from being penetrated from the air gaps (74). In addition, the passivation layers( 32 and 54) overhang the underlying conductive regions (44, 48a, 48b and 30), thereby defining dummy features (65a, 65b and 67) adjacent the conductive regions (48a, 44 and 48b). The passivation layers (32 and 54) can be formed without additional patterning steps and help minimize misaligned vias from puncturing air gaps.