0.10미크론의 CMOS 집적회로(IC)의 제조에 있어서, 고에너지 플라즈마 에칭을 사용하여 폴리실리콘층(25) 및 그 아래 놓인 게이트 산화물층(23)을 패턴화시켜 게이트 구조물을 한정한다. 열 산화물 단계(S2)는 에칭에 의해 노출되고 손상된 실리콘을 어닐링시킨다. 열 산화물은 소스/드레인 확장 주입용 차단층으로서 사용되는 대신에, 소스/드레인 영역의 실리콘 표면을 노출시키기 위해 제거된다(S3). TEOS 증착물(S4)은 결정성 소스/드레인 영역의 표면과 접촉하여 탄소 베어링 이산화실리콘층(51)을 생성한다. 붕소 PMOS 소스/드레인 확장 주입물(S5)은 탄소 베어링 차단층을 통해 수행된다. 후속단계(S6-S9)는 측벽 스페이서(71), 강 도핑된 소스/드레인 지역(91,93), 아금속 유전체(81), 중간 유전체 접속 구조물 및 패시베이션을 형성시킨다. 탄소 베어링 차단층의 비교적 높은 인터스티셜 재결합율은 인터스티셜 실리콘의 흐름을 유인한다. 상기 흐름은 붕소의 깊이 및 측방향 확장 영역(게이트 아래)을 효과적으로 제한하면서 어느 정도의 붕소 확장 주입물을 유인한다. 이는 쇼트 채널 효과를 제한 시키고, 보다 신뢰성 있는 0.1미크론의 PMOS 트랜지스터를 수득한다.
In the fabrication of a 0.10 micron CMOS integrated circuit (IC), a high-energy plasma etch is used to pattern a polysilicon layer (25) and an underlying gate oxide layer (23) to define gate structures. A thermal oxide step (S2) anneals silicon exposed and damaged by this etch. Instead of using this thermal oxide as a blocking layer for a source/drain extension implant, it is removed (S3) so as to expose the silicon surfaces of the source/drain regions. A TEOS deposition (S4) results in a carbon-bearing silicon dioxide layer (51) in contact with the surfaces of the crystalline source/drain regions. A boron PMOS source/drain extension implant (S5) is performed through this carbon-bearing blocking layer. Subsequent steps (S6-S9) result in the formation of sidewall spacers (71), heavily doped deep source/drain sections (91, 93), submetal dielectric (81), an intermetal dielectric interconnect structure, and passivation. The relatively high interstitial recombination rate of the carbon-bearing blocking layer attracts a flow of interstitial silicon. This flow draws some of the boron extension implant with it - effectively limiting the depth and lateral extension (under the gate) of the boron. This, in turn, helps limit the short-channel effect, and yields a more reliable 0.1 micron PMOS transistor.