제2 ECC 회로(740)는 또한 초기 병합된 데이터와 연관된 초기 패리티 비트를 발생시키고, 그리고 정정기 회로(746)에서 초기 패리티를 정정한다.
The second ECC circuit 740 also generates an initial parity bit associated with the initially merged data, and corrects the initial parity in a corrector circuit 746.