집적 회로 메모리 셀은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인과, 제 2 커패시터 전극과, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터를 포함한다. 예를 들어, 제 2 소스/드레인이 디지트 라인을 상기 수직 트랜지스터의 트랜지스터 채널에 연결하는 디지트 라인 내부 전도체에 포함될 수 있다. 상기 채널은 상기 조합된 제 1 전극과 제 1 소스/드레인의 위쪽으로 뻗어 있는 반도성을 띄는 영역을 포함할 수 있다. 상기 메모리 셀은 다수의 메모리 셀의 어레이의 형태로 포함될 수 있으며, 이때 상기 제 2 전극이 이 다수의 메모리 셀의 공용 전극이 된다. 상기 메모리 셀은 상기 제 1 전극과 디지트 라인 사이의 직선 전도성 경로를 제공할 수 있으며, 상기 경로는 상기 수직 트랜지스터를 통해 뻗어 있다.
An integrated circuit memory cell includes a combined first capacitor electrode and first transistor source/drain, a second capacitor electrode, a capacitor dielectric between the first and second electrodes, and a vertical transistor above and including the first source/drain. The second source/drain may be included in a digit line inner conductor connecting a digit line to a transistor channel of the vertical transistor. The channel may include a semiconductive upward extension of the combined first electrode and first source/drain. The memory cell may be included in an array of a plurality of such memory cells wherein the second electrode is a common electrode among the plurality. The memory cell may provide a straight-line conductive path between the first electrode and a digit line, the path extending through the vertical transistor.