Abstract: 為了測試一複雜的系統單晶片(System-on-Chip)，晶片內部所使用的矽智產(IP)應該在設計階段時就考慮測試方法，考慮Design-For-Testability(DFT)。內嵌在SOC中的IP或整合者自行加入的電路單元，接稱為一個core。Test-Access-Mechanism(TAM)是將測試向量(Test Vectors)以及控制訊號(control signals)經由SOC pins傳送至內嵌的cores，並將測試結果(response)輸出至SOC pins。目前在TAM的設計上大都是採用Scan-based的方式，但是採此方式在移位測試向量與測試結果時需花費大量時間，所以TAM的結構設計與cores的測試排程接影響到測試的時間，反映在該SOC測試成本上。因此，在設計TAM時，我們皆是希望最後的測試時間能越短越好。 我們設計TAM的方法是以”可重新配置之多重輸入串架構(Reconfigurable Multiple Scan Chain, RMSC)”為基礎的設計方法。若採用並行(Concurrent)測試排程，SOC中不同的core會串一起，分享相同的掃描鏈(Scan-Chain)並同時進行測試。但是，在同一個SOC中，針對core不同，該測試向量的數量(Test Length)也不一樣，所以core完成測試的時間也不盡相同。Test Length較少的cores會提早結束測試，但其他的cores仍然需要輸入及輸出測試資料，所以針對已經結束測試的core將會輸入Don’t-Care的資料，使針對其他尚未完成測試的core能繼續些收到測試資料。RMSC則市針對此問題的解決方法，利用新增的控制訊號以及多功器將以完成測試的cores旁路(Bypass)，如此就不用輸入Don’t-Care的資料，對大的好處就是每完成一個core，整個掃描鏈的長度也會下降，位移測試向量與結果的cycle數減少，進而縮短測試時間。 採用RMSC架構的TAM，若是SOC內嵌的cores數量太龐大，相對的需要的控制訊號也會增多。增加多的控制訊號，需要增加多的SOC chip面積以及SOC pins，在實際的考量底下，所能採用的控制訊號數量將會變成一個限制，於是，在整個SOC測試排程上，何處要使用控制訊號，何處填補Don’t-Care資料將決定TAM的設計，也決定測試的時間長短。若要完全將所有可能的控制訊號組合都嘗試運算，那將花費大量的時間，且運算時間與控制訊號的數量呈指數成長，所以控制訊號的挑選方法必須更有效率。在此，我們提出了一個新的演算法來挑選控制訊號。首先，我們先利用以單一core做TAM分配為模型，計算出粗略的Shift-Cycle建立矩陣，利用矩陣運算依能省最多的控制訊號優先挑選。因挑選的控制訊號只是粗略建模計算出來的，或許非最佳的控制訊號組合，在此我們會多選數個訊號做排列組合，以求出最佳或考進最佳的解。 借由RMSC的架構，可以有效的縮短測試時間，搭配我們提出的控制訊號演算法，更可以縮短在設計時的運算時間，進而下降測試本。