ULTRA LOW PHASE NOISE FREQUENCY SYNTHESIZERA system for providing ultra low phase noise frequency synthesizers using Fractional-N PLL (Phase Lock Loop), Sampling Reference PLL and DDS (Direct Digital Synthesizer). Modern day advanced communication systems comprise frequency synthesizers that provide a frequency output signal to other parts of the transmitter and receiver so as to enable the system to operate at the set frequency band. The performance of the frequency synthesizer determines the performance of the communication link. Current days advanced communication systems comprises single loop Frequency synthesizers which are not completely able to provide lower phase deviations for errors (For 256 QAM the practical phase deviation for no errors is 0.4-0.5°) which would enable users to receive high data rate. This proposed system overcomes deficiencies of current generation state of the art communication systems by providing much lower level of phase deviation error which would result in much higher modulation schemes and high data rate.A system, comprising:at least one ultra-low phase noise frequency synthesizer, wherein the at least one ultra-low phase noise frequency synthesizer comprises:(i) at least one clocking device configured to generate at least one first clock signal of at least one first clock frequency;(ii) at least one sampling Phase Locked Loop (PLL), wherein the at least one sampling PLL comprises:(a) at least one sampling phase detector configured to receive the at least one first clock signal and a single reference frequency to generate at least one first analog control voltage; and(b) at least one reference Voltage Controlled Oscillator (VCO) configured to receive the at least one analog control voltage to generate the single reference frequency;(iii) at least one first fixed frequency divider configured to receive the at least one reference frequency and to divide the at least one reference frequency by a first predefined factor to generate at least one Direct Digital Synthesizer (DDS) clock signal;(iv) at least one high frequency DDS configured to receive the at least one DDS clock signal and to generate at least one second clock signal of at least one second clock frequency; and(v) at least one main Phase Locked Loop (PLL), wherein the at least one main PLL comprises:(a) at least one high frequency Digital Phase/Frequency detector configured to receive and compare the at least one second clock frequency and at least one feedback frequency to generate at least one second analog control voltage and at least one digital control voltage; (b) at least one main VCO configured to receive the at least one first analog control voltage or the at least one second analog control voltage and generate at least one output signal of at least one output frequency, wherein the at least one digital control voltage controls which of the at least one first analog control voltage or the at least one second analog control voltage is received by the at least one main VCO;(c) at least one down convert mixer configured to mix the at least one output frequency and the reference frequency to generate at least one intermediate frequency; and(d) at least one second fixed frequency divider configured to receive and divide the at least one intermediate frequency by a second predefined factor to generate the at least one feedback frequency. 2. The system of claim 1 , wherein the at least one ultra-low phase noise frequency synthesizer further comprises at least one third fixed frequency divider configured to receive and divide the at least one output signal generated by the at least one main PLL by a third predefined factor to generate at least one final output signal of at least one final output frequency. 3. The system of claim 2, wherein the at least one final output frequency is between 4.9 GHz and 5.85 GHz, inclusive.
초저 위상잡음 주파수 신시사이저이 발명은 모범적 사례의 목적으로만 최첨단 무선 통신 시스템(스마트폰)에 대하여 고찰한다. 이 발명은, 소비자들이 아무런 문제없이 서로 통신을 할 수 있게 해주는 최첨단 무선통신 시스템에 적용할 수 있는 것으로 여겨진다. 이 발명의 제1 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 초저 위상잡음 주파수 신시사이저는 하나의 메인 PLL (위상고정루프)과 하나의 레퍼런스 샘플링 PLL로 구성된다. 주 PLL은 하나의 고주파 DDS (직접 디지털 신시사이저), 하나의 디지털 위상 주파수 검파기, 하나의 메인 VCO (전압 제어 발진기), 하나의 주파수 분주기, 하나의 다운 컨버터 믹서로 구성된다. 레퍼런스 샘플링 PLL은 하나의 TCXO (온도보상 수정 발진기), 하나의 샘플링 위상 검파기, 그리고 하나의 레퍼런스 VCO로 구성된다. 이 실시예는, 다음의 기술적 접근방법을 기초로 하여, 시스템 출력에서의 다수의 개선사항을 제공한다. - a) 주파수 증식수 감소를 위한 이중루프(dual loop) 접근방법의 이용, b) 잡음 기여 정도를 미미한 것으로 만들기 위해 샘플링 PLL을 레퍼런스 PLL로 이용, c) 메인 PLL에 고주파 입력을 제공하기 위해 DDS 이용, d) 메인 PLL에서 디지털 위상 주파수 검파기의 이용. 이 발명의 제2 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 초저 위상잡음 주파수 신시사이저는 하나의 메인 PLL (위상고정루프)과 하나의 레퍼런스 샘플링 PLL로 구성된다. 초저 위상잡음 주파수 신시사이저는, 메인 PLL과 레퍼런스 샘플링 PLL 모두에 입력 클록 신호(clock signal)를 제공하는 하나의 단일 TCXO (온도보상 수정 발진기)로 구성되어 있다. 메인 PLL은 나아가, 하나의 프락셔널-N 신시사이저 칩, 하나의 일차적 VCO(전압 제어 발진기), 하나의 다운 컨퍼터 믹서로 구성된다. 프락셔널-N 신시사이저 칩에는 하나의 디지털 위상 검출기, 하나의 소프트웨어 제어가능 가변 주파수 분주기(frequency divider)가 포함된다. 레퍼런스 샘플링 PLL은 하나의 샘플링 PLL과 하나의 레퍼런스 VCO로 구성된다. 이 실시예는, 다음의 기술적 접근방법을 기초로 하여, 시스템 출력에서의 다수의 개선사항을 제공한다. - a) 주파수 증식수 감소를 위한 이중루프(dual loop) 접근방법의 이용, b) 잡음 기여 정도를 미미한 것으로 만들기 위한 샘플링 PLL의 이용, c) 앞서의 실시예에서와 같이 DDS 클록 대신에, 메인 PLL에 고주파 입력을 제공하기 위해 고주파수 TCXO 클록의 이용, d) 메인 PLL에서 고주파수 프락셔널-N 신시사이저 칩의 이용. 이 발명의 제3 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 이 시스템은 초저 위상잡음 주파수 신시사이저의 가장 중요한 빌딩 블록(building block) 중 하나인 하나의 샘플링 PLL (위상고정루프)로 구성된다. 샘플링 PLL은 하나의 TCXO (온도보상 수정 발진기), 하나의 콤 제너레이터(Comb Generator), 하나의 샘플링 위상 검출기, 하나의 DC 스위치, 하나의 루프 필터, 하나의 VCO (전압제어 발진기), 그리고 하나의 디지털 신시사이저로 구성된다. 이 실시예에서, 루프 필터는 단지 루프 필터일 뿐이다. 디지털 신시사이저는 루프가 잠겨 있을 때 위상 검출기 역할을 하며, 루프가 열려 있을 때 주파수 검출기 역할을 하며, 두 개의 주파수 사이의 어떤 거리로부터도 루프가 잠기게 한다. 루프는 디지털 신시사이저에 의해 잠긴다. 루프가 잠기고 나면, 동일한 제어 전압을 유지하여 루프가 잠긴 상태를 유지하는 동안 잠금 표시등이 PLL을 샘플링 PLL로 전환한다. 전술한 내용은 이 발명 실시예의 몇 가지 측면들에 대한 이해를 돕기 위해 단순화시킨 요약내용이다. 이 요약은 이 발명과 그것의 다양한 실시예의 전반적 개요도 아니며 완전한 개요도 아니다. 이 요약내용은 아래에서 제시하는 더욱 자세한 내용에 대한 도입으로서 단순한 형태로 이 발명의 실시예 중에서 뽑은 개념을 제시하고 있다. 이 발명의 다른 실시예는 개별적으로, 또는 결합하여 이용될 수 있으며, 그러한 특징들의 하나 이상이 위에서 설명되었거나 아래에서 상세하게 기술된다.시스템에 있어서,최소 한 개의 초저 위상잡음 주파수 신시사이저. 상기 초저 위상잡음 주파수 신시사이저의 구성은 다음을 포함한다:(i) 적어도 하나의 클록 주파수의 적어도 하나의 클록 신호를 발생시키기 위한 적어도 하나의 클록 장치;(ii) 적어도 하나의 샘플링 PLL. 상기 샘플링 PLL의 구성은 다음을 포함한다:(a) 적어도 하나의 아날로그 컨트롤 볼티지 생성을 위하여, 적어도 하나의 클록 신호와 단일 기준 주파수 송신용으로 고안된 적어도 하나의 샘플링 위상 검파기. 그리고,(b) 단일 기준 주파수 생성을 위하여, 적어도 하나의 아날로그 컨트롤 볼티지 수신용으로 고안된 적어도 하나의 기준 볼티지 컨트롤드 발진기(VCO);(iii) 적어도 하나의 DDS 클록 신호를 생성하기 위하여, 기준 주파수 수신하고 첫번재 기정 요소에 의한 기준 주파수를 분리하는 적어도 하나의 최초 고정 주파수 디바이더;(iv) 적어도 하나의 두번째 클록 주파수에서 두번째 클록 신호를 생성하고 적어도 하나의 DDS 클록 신호를 수신하기 위해 고안된 적어도 하나의 고주파 DDS; 그리고(ii) 적어도 하나의 주 PLL. 주 PLL의 구성은 다음을 포함한다:(a) 적어도 하나의 두번째 아날로그 컨트롤 볼티지와 적어도 하나의 디지털 컨트롤 볼티지를 생성하기 위하여, 적어도 하나의 두번째 클록 주파수와 피드백 주파수의 비교 수신용으로 고안된 적어도 하나의 디지털 위상 주파수 검파기;(B) 적어도 하나의 첫번째 아날로그 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 수신하고 아웃풋 주파수의 아웃풋 신호를 생성하기 위해 고안된 적어도 하나의 주 VCO. 이때 적어도 하나의 첫번째 아날로그 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 통제하는 적어도 하나의 디지털 컨트롤 볼티지는 적어도 하나의 주 VCO에 의해 수신된다.(c) 적어도 하나의 중간 주파수를 생성하기 위하여, 적어도 하나의 산출 주파수와 기준 주파수 혼합용으로 고안된 적어도 하나의 다운 컨버트 믹서; 그리고,(d) 적어도 하나의 피드백 주파수를 생성하기 위하여, 제 2 기정 요소에 의해 적어도 하나의 중간 주파수가 분리 수신되도록 고안된 적어도 하나의 두번째 혼합 주파수 분리기.