Analog-to-digital converter for generating a digital N-bit Gray codeA full-flash N-bit analog-to-digital converter with Gray-code digital output (Vout) comprises only N current sources (CS1,CS2,CS3) to power the 2N-1 differential amplifiers connected to a voltage reference ladder RL and only N latches (L1,L2,L3) which directly furnish an N-bit Gray code at their outputs (LO). For this purpose the differential amplifiers are grouped and stacked in a particular manner and the output signals of the individual differential amplifiers in a group are cross-coupled to the inputs (LI1,LI2) of the latch associated with the group.An analog-to-digital converter for converting an analog input signal (Vin) into an N-bit digital output signal (Vout), N being an integer greater than 0, comprising: an input terminal (IT) for receiving the analog input signal;a series arrangement (RL) of a multiplicity of resistors which are connected to one another at 2N-1 tapping points (Ni), numbered in ascending order with sequence numbers 1 through 2N-1, to supply 2N-1 different reference voltages derived from a voltage source which is connectable to the series arrangement;a plurality of 2N-1 differential pairs (Di), numbered in ascending order with sequence numbers 1 through 2N-1, each differential pair (Di) comprising a common terminal (CNi), a first transistor (T1) having a first main electrode connected to the common terminal (CNi), a second main electrode, and a control electrode coupled to the input terminal (IT), a second transistor (T2) having a first main electrode connected to the common terminal (CNi), a second main electrode, and a control electrode coupled to a tapping point (Ni) having the same sequence number as the relevant differential pair (Di);a plurality of current sources (CSi) respectively coupled to the common terminals (CNi) of a number of the differential pairs (Di); and a plurality of latches (Li) each having a first latch input terminal (LI1) and a second latch input terminal (LI2) coupled to one or more of the second main electrodes of the first (T1) and the second (T2) transistors of the differential pairs (Di); characterised in that:the plurality of 2N-1 differential pairs (Di) is divided into N groups having a group number G, G being an integer from 1 through N, the group having the group number G comprising 2G-1differential pairs;the control electrode of the second transistor (T2) of the group having the group number G=1 is connected to the central tapping point (N4) of the 2N-1 tapping points (Ni), leaving residual groups of residual tapping points at either side of the central tapping point (N4);the control electrodes of the second transistors (T2) of the groups having the group numbers G=2 through N are connected to different central tapping points of the residual groups of residual tapping points left by the preceding group having the group number G-1; and for each group:the common terminal (CNi) of the differential amplifier (Di) having the lowest sequence number within the relevant group is coupled to a respective current source (CS1,CS2,CS3) of the plurality of current sources;the common terminal (CNi) of a differential amplifier having a higher sequence number in the relevant group is coupled to the second main electrode of the first transistor (T1) of the differential amplifier having the next lower sequence number in the relevant group;the second main electrode of the first transistor (T1) of the differential amplifier having the highest sequence number within the relevant group is coupled to the first latch input terminal (LI1) of a respective latch (L1,L2,L3) of the plurality of latches; and the second main electrodes of the second 4 transistors (T2) of the differential amplifiers within the relevant group are coupled alternately, in accordance with descending sequence numbers, to the second latch input terminal (LI2) and the first latch input terminal (LI1) of the respective latch (L1,L2,L3);each respective latch having a latch output terminal (LO) at which it supplies a respective bit of the N-bit digital output signal (Vout) in response to a difference signal between the first and second input terminals (L1) and (L2) of said latch.
디지털 N비트 그레이 코드 생성을 위한 아날로그-디지털 변환기그레이 코드 디지털 출력(Vout)이 있는 풀 플래시 N비트 아날로그-디지털 변환기는 전압 레퍼런스 래더 RL 및 출력(LO)에서 N비트 그레이 코드를 직접 제공하는 N개의 래치(L1,L2,L3)만 있다. 이를 위해 차동 증폭기는 그룹화되고 특정 방식으로 쌓이며 그룹에 있는 개별 차동 증폭기의 출력 신호는 그룹과 관련된 래치의 입력(LI1,LI2)에 교차 결합된다.아날로그 입력 신호(Vin)를 0보다 큰 정수인 N-비트 디지털 출력 신호(Vout)로 변환하기 위한 아날로그-디지털 변환기에 있어서,상기 아날로그 입력 신호를 수신하기 위한 입력 단자(IT)를 포함하는, ;2N-1개의 서로 다른 기준 전압을 공급하기 위해 일련 번호 1에서 2N-1까지 오름차순으로 번호가 매겨진 2N-1 탭핑 포인트(Ni)에서 서로 연결된 다수의 저항기의 직렬 배열(RL) 직렬 배열에 연결할 수 있는 전압 소스로부터, 시퀀스 번호 1에서 2N-1까지 오름차순으로 번호가 매겨진 복수의 2N-1 차동 쌍(Di), 각 차동 쌍(Di)은 공통 단자(CNi)를 포함하고, , 공통 단자(CNi)에 연결된 제1 메인 전극, 제2 메인 전극, 및 입력 단자(IT)에 연결된 제어 전극을 갖는 제1 트랜지스터(T1), 제1 메인 전극을 갖는 제2 트랜지스터(T2) 공통 단자(CNi)에 연결된 두 번째 주 el 전극 및 관련 차동 쌍(Di)과 동일한 시퀀스 번호를 갖는 탭핑 포인트(Ni)에 결합된 제어 전극; 차동 쌍(Di); 및 각각이 제1(T1) 및 제2(T2) 트랜지스터의 제2 메인 전극 중 하나 이상에 결합된 제1 래치 입력 단자(LI1) 및 제2 래치 입력 단자(LI2)를 갖는 복수의 래치(Li)를 포함하고, 차동 쌍(Di); 복수의 2N-1 차동 쌍(Di)은 그룹 번호 G를 갖는 N개의 그룹으로 분할되고, G는 1에서 N까지의 정수이고, 그룹 번호 G를 갖는 그룹은 2G-1개의 차동 쌍을 포함하고; 그룹 번호 G=1을 갖는 그룹의 두 번째 트랜지스터(T2)의 전극은 2N-1개의 탭핑 포인트(Ni)의 중앙 탭핑 포인트(N4)에 연결되고, 잔류 탭핑 포인트의 나머지 그룹은 양쪽에 남다. 중앙 탭핑 포인트(N4), 그룹 번호 G=2 내지 N을 갖는 그룹의 제2 트랜지스터(T2)의 제어 전극은 선행 그룹에 의해 남겨진 잔여 탭핑 포인트의 나머지 그룹의 서로 다른 중앙 탭핑 포인트에 연결된다 그룹 번호 G-1을 가짐; 각 그룹에 대해: 관련 그룹 내에서 가장 낮은 시퀀스 번호를 갖는 차동 증폭기(Di)의 공통 단자(CNi)는 복수의 전류 소스의 각각의 전류 소스(CS1, CS2, CS3)에 연결되고, 공통 해당 그룹에서 높은 시퀀스 번호를 갖는 차동 증폭기의 단자(CNi)는 해당 그룹에서 다음으로 낮은 시퀀스 번호를 갖는 차동 증폭기의 제1 트랜지스터(T1)의 제2 메인 전극에 연결되고, 제2 메인 전극 관련 그룹 내에서 가장 높은 시퀀스 번호를 갖는 차동 증폭기의 제1 트랜지스터(T1)는 복수의 래치 중 각각의 래치(L1,L2,L3)의 제1 래치 입력 단자(LI1)에 연결되고; 해당 그룹 내의 차동 증폭기의 두 번째 4개 트랜지스터(T2)의 두 번째 주 전극은 내림차순 시퀀스 번호에 따라 교대로 결합되고, 각각의 래치(L1,L2,L3); 각각의 래치에는 래치 출력 단자(LO)가 있으며, 이 래치에서 제1 및 제1 사이의 차 신호에 응답하여 상기 래치의 제2 입력 단자(L1) 및 (L2)에 N-비트 디지털 출력 신호(Vout)의 각 비트를 공급하는 것을 특징으로 하는, 아날로그-디지털 변환기.