Receiver for pseudo-noise signals from satellite radio-navigation systemsThe present invention relates to a receiver intended for the reception of pseudo-noise signals from the satellite radio-navigation systems used for determining co-ordinates and time. This receiver uses the GLONASS and and GPS systems and is characterised by its reduced dimensions and in that it does not include any complex elements such as a sampling circuit. To this end, the signal outputs and the clock output of a radio-frequency converter are connected respectively to the first and second signal and clock inputs of a N-channel digital correlation unit. A mixer is provided in each channel of a second signal-frequency converter is said radio-frequency converter. The output of said mixer is connected to the channel output through an amplifier with an adjustable amplification ratio and through a threshold device which are connected in series. The reference input of the second-channel mixer in the second signal-frequency converter is connected to the output of a signal with a second heterodyne frequency in an apparatus for generating clock-and heterodyne-frequency signals. A first and a second frequency splitting units are further connected in series to said apparatus.The receiver for pseudo-noise signals of a satellite radio-navigation systems, the antenna and the radio frequency converter that comprise series connection, interconnective n channel digital correlator and processor, radio frequency converter comprises that one is connected to the input unit of antenna and comprises that at least one is connected to the band pass filter of the output of input unit, signal first frequency converting unit comprises at least one amplifier and an output that is connected to signal first frequency converting unit, be connected respectively to the frequency mixer of first and second channels of the signal second frequency conversion of satellite radio-navigation systems snrs gps or glonass, each channel comprises the filter and the frequency mixer of series connection, and comprise the unit of the signal that produces first heterodyne frequency, the equipment of clocking and heterodyne frequency, the output of the first heterodyne frequency signal that is formed by the output of the unit that produces the first heterodyne frequency signal is connected to the reference input of the frequency mixer of signal first frequency converting unit, and the signal output part of second heterodyne frequency is connected to the reference input of the frequency mixer of first channel that the signal second frequency changes; the clock signal output terminal of the output of first and second channels of signal second frequency conversion and the equipment of clocking and heterodyne frequency forms the signal and the output terminal of clock of radio frequency converter; in n channel digital correlator, in its channel each comprises that its first and second input is connected to the input signal change over switch of first and second signal input parts of n channel digital correlator, the exchanges data unit is connected to the output of described processor and the first, second, third and the 4th memory cell by corresponding data/address bus, the control input end of digital carrier generator, the control input end of control register, the control input end of digital code generator and with reference to the first input end of c/a code generator; the input end of clock of memory cell, the digital code generator, digital carrier generator and programmable delay line are connected to the input end of clock of n channel digital correlator; the output of input signal change over switch is connected to the first input end of the digital mixer of homophase and quadrature relevant treatment channel, second input of homophase and quadrature relevant treatment channel is connected respectively to the ＂ cosine ＂ and the ＂ sine ＂ output of digital carrier generator, and output is connected to the node between the first input end of interconnection of the node between the first input end of interconnection of first and second correlators and third and fourth correlator, first, second, the output of third and fourth correlator is connected respectively to first, second, the signal input part of third and fourth memory cell; second input of the first and the 4th correlator is connected to the output that the accurate ＂ p ＂ of the reference c/a sign indicating number of programmable delay line duplicates, the first input end of programmable delay line is connected to the output with reference to the c/a code generator, is connected to the output of digital code generator with reference to second input of c/a code generator; second input of programmable delay line and be connected respectively to first and second outputs of control register with reference to the 3rd input of c/a code generator, the 3rd output of control register is connected to the 3rd input of input signal interchanger, it is characterized in that: the signal of radio frequency converter and output terminal of clock are connected respectively to first and second signals and the input end of clock of n channel digital correlator; in the radio frequency converter in each channel of signal second frequency conversion, mixer output is connected to the channel output by ride gain amplifier and the threshold device made from series connection control dibit level control quantizer form; the reference input of the second channel frequency mixer of signal second frequency conversion is connected to the signal output part of second heterodyne frequency of the equipment of clocking and heterodyne frequency, the output that wherein produces the unit of the first heterodyne frequency signal is connected to and this frequency is removed unit first and second of 8, and the output of unit first and second forms the signal output part of second heterodyne frequency and the signal output part of clock rate respectively; each channel of n channel digital correlator be provided with the 5th and the 6th memory cell in addition, the output of the 5th and the 6th memory cell is connected to the exchanges data unit by corresponding data/address bus, input end o...
위성 무선 항법시스템의 의사-잡음 신호 수신기GLONASS 및 GPS 시스템 신호를 이용하여 위치와 시간을 검출하기 위한 무선 위성 항법 시스템 의사잡음 신호 수신기가 개시된다. 상기 수신기는 소형이고 디지타이저와 같은 복잡한 장치를 필요로하지 않는다. 상기 수신기에 있어서, 고주파 변환기의 신호 및 클럭 출력은 N-채널 디지털 상관기의 제 1, 2 신호 입력 및 클럭 입력에 각각 연결되고, 상기 고주파 변환기에 구비된 2차 주파수 변환을 위한 각 채널의 혼합기 출력은 서로 직렬로 연결된 이득 제어 증폭기와 임계치 장치를 통해 상기 채널의 출력에 연결된다. 2차 주파수 변환을 위한 제 2 채널의 혼합기의 기준 입력은 클럭 및 헤테로다인 주파수 신호 발생 장치의 제 2 헤테로다인 주파수 신호 출력에 연결된다. 상기 클럭 및 헤테로다인 주파수 신호 발생 장치에는 제 1,2 주파수 8분주기들이 직렬로 연결된다. 상기 N-채널 디지털 상관기의 각 채널은 제 5 및 6 저장부들, 제 5 및 6 상관기들, 지연 스트로브 성형기, 키, 그리고 가산기를 구비한다. 상기 제 5 및 6 저장부들의 출력은 각각의 데이터 버스를 통해 데이터 교환부에, 클럭 입력은 상기 N-채널 디지털 상관기의 클럭 입력에, 출력은 각각 상기 제 5, 6 저장부들의 신호 입력들에 연결된다. 상기 가산기의 제 1 입력은 프로그래밍 가능한 지연 라인의 기준 C/A 코드의 조기 복사치 "E" 또는 조기 복사치와 만기 복사치간의 차를 나타내는 신호 "E-L" 출력에, 제 2 입력은 상기 키의 출력에, 출력은 제 2, 3 상관기들의 제 2 입력에 연결된다. 제 5 및 6 상관기들의 제 1 입력은 각각 제 1 및 2 혼합기들의 출력에 연결되며, 상기 지연 스트로브 성형기의 출력은 제 5 및 6상관기들의 제 2 입력과 상기 키의 신호 입력에 연결되고, 상기 키의 제어 입력은 상기 제어 레지스터의 제 4 출력에 연결된다. 상기 지연 스트로브 성형기의 제 1 입력은 프로그래밍 가능한 지연 라인의 정시 복사치 "P" 출력에, 제 2 입력은 상기 디지털 코드 발생기 5의 출력에 연결된다.안테나, 상기 안테나와 직렬로 연결된 고주파 변환기, N-채널 디지털 상관기, 상기 N-채널 디지털 상관기와 연결된 프로세서를 구비하고, 상기 고주파 변환기는 출력단에 연결되는 적어도 하나의 대역통과 필터를 구비하고 상기 안테나에 연결되는 입력부, 적어도 하나의 증폭기와 출력단에 연결되는 혼합기를 구비하는 1차 주파수 변환부, 무선 위성 합법 시스템 GPS와 GLONASS 신호에 대해 2차 주파수 변환하며 각각 직렬로 연결된 필터와 혼합기를 구비하는 제 1 채널 및 제 2 채널, 제 1 헤테로다인 주파수 신호 발생기를 가지는 클럭 주파수 및 헤테로다인 주파수 신호들을 발생하는 장치를 구비하며, 제 1 헤테로다인 주파수 신호를 출력하는 제 1 헤테로다인 주파수 신호 발생기의 출력은 1차 주파수 변환부의 혼합기의 기준 신호 입력에 연결되고, 제 2 헤테로다인 주파수 신호는 상기 2차 주파수 변환을 위한 제 1 채널의 기준 신호 입력과 연결되며, 클럭신호 및 헤테로다인 주파수 신호 발생 장치에서 출력되는 클럭 신호는 상기 고주파 변환기의 출력이 되며, 상기 N-채널 디지털 상관기의 각 채널은 제 1, 2 입력이 상기 N-채널 디지털 상관기의 제 1, 2 입력에 연결되는 입력신호 스위치와, 각각의 데이터 버스를 통해 상기 프로세서, 제 1 내지 4 저장부의 출력, 디지털 반송파 발생기의 제어 입력, 제어 레지스터의 제어 입력, 디지털 코드 발생기의 제어 입력, 그리고 기준 C/A 코드 발생기의 제 1 입력에 연결되는 데이터 교환부를 구비하고, 상기 저장부들, 디지털 코드 발생기, 디지털 반송파 발생기, 그리고 프로그래밍 가능한 지연 라인의 클럭 입력은 상기 N-채널 디지털 상관기의 제 1 입력에 연결되고, 상기 입력 스위치의 출력은 동위상, 직각 상관 처리 채널들의 디지털 혼합기들의 제 1 입력과 연결되고, 상기 디지털 혼합기들의 제 2 입력은 상기 디지털 반송파 발생기의 코사인 및 사인 출력에 각각 연결되며, 상기 디지털 혼합기들의 출력은 제 1, 2 상관기들의 상호 연결된 제 1 입력의 교점과 제 3, 4 상관기들의 상호 연결된 제 1 입력 교점에 연결되며, 상기 제 1 내지 4 상관기들의 출력은 각각 상기 제 1 내지 4 저장부의 신호 입력에 연결되고, 제 1 및 제 4 상관기들의 제 2 입력은 상기 프로그래밍 가능한 지연 라인의 기준 C/A 코드에 대한 정시 복사치 출력 "P"에 연결되고 상기 프로그래밍 가능한 지연 라인의 제 1 입력은 기준 C/A 코드 발생기의 출력과 연결되고, 상기 기준 C/A 코드 발생기의 제 2 입력은 상기 디지털 코드 발생기의 출력에 연결되고, 상기 프로그래밍 가능한 지연 라인의 제 2 입력과 상기 기준 C/A 코드 발생기의 제 3 입력은 제어 레지스터의 제 1, 2 출력에 각각 연결되며, 상기 제어 레지스터의 제 3 출력은 상기 입력신호 스위치의 제 3 입력에 연결되는 무선 위성 항법 시스템 신호 수신기에 있어서, 상기 고주파 변환기의 신호 및 클럭 출력은 N-채널 디지털 상관기의 제 1, 2 신호 입력과 클럭 입력에 각각 연결되고, 상기 고주파 변환기에 구비된 2차 주파수 변환을 위한 채널 각각의 혼합기 출력은 이득 제어 증폭기와 2 비트 레벨 제어 양자화기로 구현되고 상기 이득 제어 증폭기와 직렬 연결된 임계치 장치를 통해 상기 채널의 출력에 연결되며, 2차 주파수 변환을 위한 제 2 채널의 혼합기의 기준 입력은 상기 클럭 및 헤테로다인 주파수 신호 발생 장치의 제 2 헤테로다인 주파수 신호 출력에 연결되고, 상기 클럭 및 헤테로다인 주파수 신호 발생 장치에 구비된 제 1 헤테로다인 주파수 신호 발생기의 출력은 제 1, 2 주파수 8분주기즐에 연결되고, 상기 제 1, 2 주파수 8분주기들은 각각 제 2 헤테로다인 주파수 신호와 클럭율을 출력하고, 상기 N-채널 디지털 상관기의 각 채널은 제 5 및 6 저장부들, 제 5 및 6 상관기들, 지연 스트로브 성형기, 키, 그리고 가산기를 더 구비하며, 상기 제 5 및 6 저장부들의 출력은 각각의 데이터 버스를 통해 데이터 교환부에 연결되고, 상기 제 5 및 6 저장부들의 클럭 입력은 상기 N-채널 디지털 상관기의 클럭 입력과 연결되며, 제 5 및 6 상관기들의 출력은 각각 상기 제 5, 6 저장부들의 신호 입력들에 연결되며, 상기 가산기의 제 1 입력은 프로그래밍 가능한 지연 라인의 기준 C/A 코드의 조기 복사치 "E" 또는 조기 복사치와 만기 복사치간의 차를 나타내는 신호 "E-L" 출력에 연결되고, 상기 가산기의 제 2 입력은 상기 키의 출력에 연결되며, 상기 가산기의 출력은 제 2, 3 상관기들의 제 2 입력에 연결되고, 제 5 및 6 상관기들의 제 1 입력은 각각 제 1 및 2 혼합기들의 출력에 연결되며, 상기 지연 스트로브 성형기의 출력은 제 5 및 6상관기들의 제 2 입려과 키의 신호 입력에 연결되고, 상기 키의 제어 입력은 상기 제어 레지스터의 제 4 출력에 연결되며, 상기 지연 스트로브 성형기의 제 1 입력은 프로그래밍 가능한 지연 라인의 정시 복사치 "P" 출력에 연결되고, 상기 지연 스트로브 성형기의 제 2 입력은 상기 디지털 코드 발생기의 출력에 연결됨을 특징으로 하는 무선 위성 항법 시스템 신호 수신기.