THE FORMATION METHOD OF AN ARRAY SOURCE LINE IN NAND FLASHMethods (500,550) are disclosed for fabricating an array source line structure (112) in a wafer of a NAND flash memory device (100). One method aspect (500) comprises forming (510) a first oxide (610) and a nitride layer (611) of an ONO stack (620) over a substrate (604) and an STI (409 or 136) of the wafer (602 and 102), respectively, for example, then implanting (512) an N+ ion species through the stack (620) into a source line region (606) of the wafer (602). The method (500) further comprises forming (514) a second oxide layer (612) of the ONO stack (620) over the nitride layer (611) and forming an alumina layer (622) over the completed ONO stack (620) of the wafer (602), removing the ONOA stack (620,622) and forming (514) a gate oxide layer in the periphery region (not shown), then etching (516) an opening (626) in the ONOA stack (620) in an array source line region (606) of the wafer (602), for example, using a local interconnect mask. The method (500), also includes cleaning (518) the wafer and forming a polysilicon layer (628) over the wafer (602), and selectively etching (520) the polysilicon layer (628) and etching (522) the alumina layer (622) to concurrently form wordline (130) and select drain gate structures (124) in bitline contact regions (605, 608), and select source gate (116) structures and array source line structures (634) in source line regions (606). Method (500) further includes implanting (522) an N- dopant ion species, for example, an MDD material in openings of source/drain regions (106) formed in the wafer (602). The method (500) also comprises forming (524) sidewall spacers in bitline contact regions (605) and source line contact regions (606), implanting (526) an array ion species in the bitline contact regions (605), and finally, forming a suicide layer (654) in the polysilicon layer (604) in a core region to form a conductive layer for gate (116, 124), bitline (110), wordline (130), the select gate (116), and the source line structure contacts (132). Thus, the method (500) permits concurrent formation of the word lines (130), select gates (116,124) and the array source lines (112) simultaneously to simplify and reduce the cost of the process, and to improve the yield without etching into the STI (409) or the use of a local interconnect structure.A method (500) of fabricating an array source line structure in a wafer of a NAND flash memory, comprising:Forming (510) a first dielectric layer and a charge trapping layer of a multi-layer dielectric-charge trapping-dielectric stack over a substrate and an STI of the wafer;Implanting (512) an ion species in an array source line region, to unite the array source line structure to a source/drain region;Forming (514) a second dielectric layer over the charge trapping layer of the multi-layer dielectric- charge trapping-dielectric stack, and forming a high-dielectric material layer over the second dielectric layer; Removing (516) the high-dielectric material layer and the multi-layer dielectric-charge trapping- dielectric stack in the array source line region, thereby defining a local interconnect opening in the multi-layer dielectric-charge trapping-dielectric stack and the high-dielectric material layer in the array source line region of the wafer;Foπning (518) a polysilicon layer over the wafer, thereby filling the local interconnect opening with polysilicon;Selectively (520,522) removing the polysilicon layer and the high-dielectric material layer, thereby concurrently defining wordline and select drain gate structures in bitline contact regions, and select source gate structures and source line structures in source line regions of the wafer; andImplanting (522,526) an ion species through the openings in the polysilicon layer and the high dielectric material layer to form the source/drain regions in the bitline contact regions and the source line regions of the wafer, wherein the source line structure formed in the source line region of the wafer is united with the source/drain regions of the select source gate structures.
ＮＡＮＤ 플래시 메모리의 어레이 소스 라인NAND 플래시 메모리 장치(100)의 웨이퍼의 어레이 소스 라인 구조(112)을 제조하기 위한 방법(500,550)이 예시된다. 이러한 방법(500)은 예를 들어, 웨이퍼(602, 102)의 기판(604)과 STI(409 또는 136) 위에 있는 ONO 스택(620)의 제 1 산화층(610)와 질화층(611) 각각을 형성하는 단계에 이어서 스택(620)을 통해 상기 웨이퍼(602)의 소스 라인 영역(606)으로 N+ 이온을 주입하는 단계(512)를 포함한다. 상기 방법(500)은 상기 ONO 스택(620)의 제 2 산화층(612)를 형성하는 단계(514), 상기 웨이퍼의 상기 완성된 ONO 스택(620) 위에 알루미나(alumina) 층(622)을 형성하는 단계, 주변영역(미도시)에서 ONOA 스택(620,622)을 제거한 후 게이트 산화층을 형성하는 단계, 그후 예를 들어, 국부적 상호연결 마스크(local interconnect mask)를 이용하여 어레이 소스 라인 영역(606)에서의 ONOA 스택(620)에 개구(opening: 626)를 식각하는 단계(516)를 더 포함한다. 상기 방법(500)은 또한 상기 웨이퍼를 세척하는 단계(518), 상기 웨이퍼(602) 위에 폴리실리콘층(628)을 형성하는 단계, 비트라인 컨택영역(bitline contact region)(605, 608)에서 워드라인(130)과 선택 드레인 게이트 구조(select drain gate structure)(124)를 동시에 형성하고, 소스 라인 영역(606)에서 선택 소스 게이트 구조(select source gate structure)(116)와 어레이 소스라인 구조(634)를 동시에 형성하기 위에 선별적으로 폴리실리콘(628)을 식각하는 단계(520)와 알루미나 층(622)를 식각(522)하는 단계를 포함한다. 방법(500)은 N- 도판트이온(예를 들면, 상기 웨이퍼(602)에 형성된 소스 드레인 영역(106)의 개구에서 MDD 물질)을 주입하는 단계(522)를 더 포함한다. 상기 방법(500)은 비트라인 컨택 영역(605)과 소스 라인 컨택 영역(606)에서 측벽 스페이서(sidewall spacer)를 형성하는 단계; 비트라인 컨택 영역(605)에서 어레이 이온을 주입하는 단계(526)와; 마지막으로 게이트(116,124), 비트라인(110), 워드라인(130), 선택 게이트(116)와 소스 라인 구조 컨택(source line structure contact)(132)를 위한 전도성층을 형성하기 위해 코어 영역에서의 폴리실리콘층(604)에 실리사이드층(654)을 형성하는 단계를 또한 포함한다. 따라서, 상기 방법(500)은 워드 라인(130)과 선택 게이트(116,124)와 어레이 소스라인(112)의 동시 형성을 가능하게 하고 그와 동시에 처리 공정을 단순화 하여 비용을 감소시키고 STI(409)의 식각 단계나 국부적 상호연결 구조의 사용을 필요로 하지 않기에 생산율을 향상시킨다.NAND 플래시 메모리의 웨이퍼에서 어레이 소스 라인 구조를 제조하는 방법(500)에 있어서, 상기 웨이퍼의 기판과 STI 위에 다층의 유전층-전하트래핑층-유전층 스택(multi-layer dielectric-charge trapping-dielectric stack)의 제 1 유전층과 전하트래핑층을 형성하는 단계(510)와; 상기 어레이 소스 라인 구조와 소스/드레인 영역을 결합(unite)하도록, 어레이 소스 라인 영역에 이온들을 주입하는 단계(512)와; 상기 다층의 유전층-전하트래핑층-유전층 스택의 상기 전하트래핑층 위에 제 2 유전층을 형성하고, 고-유전(high-dielectric) 물질층을 상기 제 2 유전층 위에 형성하는 단계(514)와; 상기 어레이 소스 라인 영역에서 상기 고-유전 물질층과 상기 다층의 유전층-전하트래핑층-유전층 스택을 제거하여, 그로 인해 웨이퍼의 상기 어레이 소스 라인 영역에서 상기 고-유전 물질층과 상기 다층의 유전층-전하트래핑층-유전층 스택에 국부적 상호연결(LI) 개구를 정의하는 단계(516)와; 상기 웨이퍼에서 폴리실리콘층을 형성하여, 그로 인해 상기 국부적 상호연결 개구를 상기 폴리실리콘으로 충진(filling)하는 단계(518)와; 상기 폴리실리콘층과 상기 고-유전 물질층을 선별적으로 제거하여, 그로 인해 상기 웨이퍼의 비트라인 컨택 영역들에서의 워드라인과 선택 드레인 게이트 구조들과, 상기 웨이퍼의 소스 라인 영역들에서의 선택 소스 게이트 구조들과 소스 라인 구조들을 동시에 정의하는 단계(520,522)와; 그리고 상기 웨이퍼의 상기 비트라인 컨택 영역들 및 상기 소스 라인 영역들에서 상기 소스/드레인 영역들을 형성하도록, 상기 폴리실리콘층 및 상기 고-유전 물질층 내의 상기 개구를 통하여 이온들을 주입하는 단계(522, 526) -상기 웨이퍼의 상기 소스 라인 영역에 형성된 상기 소스 라인 구조는 상기 선택 소스 게이트 구조들의 상기 소스/드레인 영역들에 결합됨- 를 포함하는 것을 특징으로 하는 NAND 플래시 메모리의 웨이퍼에서 어레이 소스 라인 구조를 제조하는 방법.