STORAGE CIRCUIT FOR SERIES OF BIT STREAMS FOR STORING SERIES OF BIT STREAMS IN DIVIDED MANNERTo provide a storage circuit for a wide series of bit streams by using, for address storage, a plurality of memories for storing addresses in a divided manner. A method of storing a series of bit streams in the storage circuit for a series of bit streams includes: using (m) (=24) bits from a head of a MAC source address which is a series of bit streams formed from (n) (=48) bits for designating a first memory for an (m)-bit address; using next L bits as bits of a decoder for expansion to 2 to the Lth power; and using remaining (n-m-L) bits for address designation in the order of memory numbers for second to Kth (K=3) memories selected by decoder outputs. Between a second divided source address or a second divided destination address and a third divided source address or a third divided destination address, addresses for address six bits to be used, respectively, are overlapped, thereby widening an address space for storing addresses.In one series of bit string storage circuits for dividing one-track bit string, a method of storing a one-track one-track bit string in a single-track of a series of bits is a one-track bit string or one-track bit string consisting of the N bit. Use the first memory of the M-bit address from the beginning of the hash value to specify the next L bit to expand the next L bit to 2 L (L = 0, 1, 2, 3, ---). Used for bits, the remaining (NML) bits are addressed in the memory number order for each memory of the memory numbers from the second to k (k = 2, 3, ---) selected at each decoder output In the case where the first to kth memory is read by the above-described address, the address storage output of one memory is 0 when the address storage output of one memory is 0, and the address memory is stored in the specified address position. The entire bit string of one memory is the entire target number of bit columns as stored data of one memory in the specified address position of one memory while writing 1 as data and the address storage output is 0 in the memory readout and the address storage output is 0 in the memory readout. It is a method of writing the compressed hash value and the additional information of the additional information or the desired bit string, while the address storage output is 1 in all memory and the entire read out-of-one bit string One series of bit strings to be stored as data or one series of bit string compressed 1 series Bit string Overall or 1 series of bit string compressed with compressed hash value or If there is a compressed hash value of a one-track bit string, if there is no one, and if there is no one-row bit string or a single-tracked bit string compressed hash value of the desired memory. Memory In the designated address position of the one-track one-row bit string as the storage data of the entire bit string, the compressed hash value and the additional information of the desired one-track bit string and the additional information are written, and the purpose is 1 The method of confirming that the bit string of a series is stored in a single series of bit column storage circuits, the M-bit of the M-bit address from the beginning of a single-track one-track or one bit string of one series of bit strings. Used to specify one memory, use the next L bit in the bit of the decoder (L = 0, 1, 2, 3, ---), the remaining (NML) bits, Memory number order for each memory of the memory of the second to k (k = 2, 3, ---) selected at each decoder output In the configuration used for addressing, and when the first to kth memory is read by the specified address, the address storage output of one memory is 0, the desired one-track bit column Is determined to be stored, and the address storage output of all the memory is 1 and one of one of the memory outputs when reading from the first memory to the specified address of the kth memory If the stored data of the entire bit string matches the compressed hash value of the one-row bit string of the desired one or the compressed 1-track, it is determined that the desired one-track bit string is stored, and The additional information stored together with the compressed hash value of the desired one-track bit string or the compressed hash value of the target one is one, while all memory address storage output is 1, and the desired one series of bit columns If the entire memory output is not stored in which memory output is not stored when the stored data of the entire or target bit string matched with the compressed hash value of the one-track bit string is not stored in any memory output. One series of bit string storage circuits for dividing one series of bit strings characterized by:
1열의 비트열을 분할 기억하는 1열의 비트열 기억 회로어드레스 기억에 어드레스를 분할 기억하는 복수의 메모리를 이용함으로써, 넓은 1열의 비트열 기억 회로를 제공한다. 1열의 비트열을 1열의 비트열 기억 회로에 기억하는 방법은 그 n(=48) 비트로 구성되는 1열의 비트열인 MAC 소스 어드레스의 선두에서 m(=24) 비트를 m비트 주소의 제1 메모리 지정에 이용해 다음 L비트를 2의 L승에 전개하는 디코더의 비트에 이용해 나머지의(n-m-L) 비트를 각 디코더 출력으로 선택되는 제2에서 제K(K=3) 메모리 각 메모리에 대해서 메모리 번호 순으로 어드레스 지정에 이용한 구성으로 하고, 제2 분할 소스 어드레스 또는 제2 분할 목적지 어드레스와 제3 분할 소스 어드레스 또는 제3 분할 목적지 어드레스란 각각 사용하는 어드레스 비트의 6비트분 어드레스를 중복시키고 어드레스를 기억하는 주소 공간을 넓게 한다.1열의 비트열을 분할 기억하는 1열의 비트열 기억 회로에 있어서 목적의 1열의 비트열을 1열의 비트열 기억 회로에 기억하는 방법은 그 n비트로 구성되는 1열의 비트열 또는 1열의 비트열 해시값 선두에서 m비트를 m비트 주소의 제1 메모리 지정에 이용해 다음 L비트를 2의 L승(L=0,1,2,3,---)에 전개하는 디코더의 비트에 이용해 나머지의(n-m-L) 비트를 상기 각 디코더 출력으로 선택되는 제2에서 제K(K=2,3,---)의 메모리의 각 메모리에 대해서 메모리 번호 순으로 어드레스 지정에 이용한 구성이며 제1에서 제K 메모리를 상기 지정 어드레스로 읽었을 경우에 어떤 것인가 하나의 메모리의 어드레스 기억 출력이 0일 경우에 전체 메모리에 대해서 상기 지정 어드레스 위치에 어드레스 기억 데이터로서 1을 기록해 또한 상기 메모리의 읽기로 어드레스 기억 출력이 0인 안의 하나의 메모리의 상기 지정 어드레스 위치에 1열의 비트열 전체의 기억 데이터로서 목적의 1열의 비트열 전체와 부가 정보 또는 목적의 1열의 비트열 압축한 해시값과 부가 정보를 기록하는 방법이며 한편, 어드레스 기억 출력이 모든 메모리로 1이며 읽어내진 1열의 비트열 전체의 기억 데이터로서의 1열의 비트열 전체 또는 1열의 비트열 압축한 해시값이 기억해야 할 목적의 1열의 비트열 전체 또는 목적의 1열의 비트열 압축한 해시값과 일치하는 1열의 비트열 전체 또는 목적의 1열의 비트열 압축한 해시값이 있을 경우에는 아무것도 하지 않고, 없는 경우에는 목적의 1열의 비트열 전체 또는 목적의 1열의 비트열 압축한 해시값이 기억되지 않은 메모리의 상기 지정 어드레스 위치에 1열의 비트열 전체의 기억 데이터로서 목적의 1열의 비트열 전체와 부가 정보 또는 목적의 1열의 비트열 압축한 해시값과 부가 정보를 기록하는 방법이며 목적의 1열의 비트열이 1열의 비트열 기억 회로에 기억되어 있는 것을 확인하는 방법은 그 n비트로 구성되는 1열의 비트열 또는 1열의 비트열 해시값 선두에서 m비트를 m비트 주소의 제1 메모리 지정에 이용해 다음 L비트를 2의 L승(L=0,1,2,3,---)에 전개하는 디코더의 비트에 이용해 나머지의(n-m-L) 비트를 상기 각 디코더 출력으로 선택되는 제2에서 제K(K=2,3,---)의 메모리의 각 메모리에 대해서 메모리 번호 순으로 어드레스 지정에 이용한 구성이며 제1에서 제K 메모리를 상기 지정 어드레스로 읽었을 경우에 어떤 것인가 하나의 메모리의 어드레스 기억 출력이 0일 경우에는 목적의 1열의 비트열은 기억되지 않다고 판단하고 모든 메모리의 어드레스 기억 출력이 1이며 제1 메모리에서 제K 메모리 상기 지정 어드레스로 읽었을 경우 중 어느 하나의 메모리 출력의 1열의 비트열 전체의 기억 데이터가 목적의 1열의 비트열 전체 또는 목적의 1열의 비트열 압축한 해시값과 일치할 경우에는 목적의 1열의 비트열이 기억되어 있는 것으로 판단하고 그 일치한 목적의 1열의 비트열 또는 목적의 1열의 비트열 압축한 해시값과 함께 기억되어 있는 부가 정보를 읽어내, 한편, 모든 메모리의 어드레스 기억 출력이 1이며 목적의 1열의 비트열 전체 또는 목적의 1열의 비트열 압축한 해시값과 일치하는 읽어낸 1열의 비트열 전체의 기억 데이터가 어느 메모리 출력에도 없는 경우에는 목적의 1열의 비트열은 기억되지 않다고 판단하는 방법인 것를 특징으로 하는 1열의 비트열을 분할 기억하는 1열의 비트열 기억 회로.