METHOD FOR OPERATING A PASSIVE MATRIX-ADDRESSABLE FERROELECTRIC OR ELECTRET MEMORY DEVICEIn a method for operating a passive matrix-­addressable ferroelectric or electret memory device, a voltage pulse protocol based on a 1/3 voltage selection rule is used in order to keep disturb voltages at minimum, the voltage pulse protocol comprising cycles for read and write/erase bases on time sequence of voltage pulses with defined parameters. The method comprises a refresh procedure wherein cells for refresh are selected and refresh requests processed by a memory device controller, the refresh requests are monitored and processed in regard of ongoing or scheduled memory operations, and refresh voltage pulses with defined parameters are applied to the memory cells selected for refresh, while simultaneously ensuring that non-selected memory cells are subjected to zero voltage or voltages which do not affect the polarization state of these cells.A method for operating a passive-matrix addressable ferroelectric or electret memory device wherein said memory device comprises one or more arrays or matrices with memory cells in the form of a ferroelectric or electret thin-film polarizable material exhibiting hysteresis, particularly a ferroelectric or electret polymer thin film, and a first and second set of respective parallel electrodes, wherein the electrodes of the first set forming word lines (WL) in the device, are provided in substantially orthogonal relationship to the electrodes of the second set forming bit lines (BL) in the device, wherein the electrodes of said first and second set are provided in direct or indirect contact with the thin-film material of the memory cells, whereby a polarization state in individual memory cells can be read, erased or written by applying appropriate voltages to the individual electrodes of respectively said first and second set of electrodes, wherein the method implements a voltage pulse protocol based on a one-third voltage selection rule whereby non-addressed cells are subjected to disturbing voltages across them not exceeding approximately 1/3 of the switching voltage Vs, wherein the voltage pulse protocol comprises a read cycle and a write/erase cycle respectively with time sequences of voltage pulses of predefined amplitudes, polarities and lengths, wherein the read cycle comprises applying a set of voltage differences to electrodes of respectively said first and second set of electrodes in case data are read out from the memory cells, and wherein the write/erase cycle comprises steps for applying another set of voltage differences to electrodes of respectively said first and second set of electrodes, and wherein the method is characterized by comprising a refresh procedure with the following steps, a) a first step for selecting according to criteria programmed in a memory device controller, one or more cells for refresh and entering the address of the one or more cells thus selected, in a refresh request processed in the controller, b) a second step for monitoring and processing the refresh requests, taking into account ongoing or scheduled memory operations and the priorities assigned thereto, and initiating the refresh procedure, c) a third step for applying simultaneously to the one or more cells selected for refresh a voltage pulse of a defined polarity and a magnitude corresponding to the coercive voltage or higher, while all non-selected memory cells are subjected to zero voltage or a voltage significantly less than the coercive voltage, and d) a fourth step for applying simultaneously to all selected cells a single voltage pulse or a train of voltage pulses, at least one of the voltage pulses having a polarity opposite the defined polarity in step c) and with a magnitude corresponding to the coercive voltage or higher, while all non- selected cells are subjected to zero voltage or a voltage significantly less than the coercive voltage. 2. A method according to claim I5 characterized by a further step for performing a write operation as given by the write cycle of the voltage pulse protocol on the one or more cells selected for refresh.
수동 매트릭스-어드레스 가능한 강유전체 또는 일렉트렛메모리 장치를 동작하기 위한 방법수동 매트릭스-어드레스 가능한 강유전체 또는 일렉트렛 메모리 장치를 동작하기 위한 방법에서, 디스터브 전압을 최소로 유지하기 위해서 1/3 전압 선택 규칙을 기초로 한 전압 펄스 프로토콜이 사용되며, 전압 펄스 프로토콜은 정의된 파라미터들과 함께 전압 펄스들의 타임 시퀀스를 기초로 판독 및 기록/소거를 위한 사이클들을 포함한다. 이 방법은 리프래시 동작을 포함하며, 여기서 리프래시를 위한 셀들이 선택되고, 리프래시 요청은 메모리 장치 컨트롤러에 의해 처리되며, 이 리프래시 요청은 진행 중인 또는 예정된 메모리 동작에 관해서 감시되고 처리되고, 정의된 파라미터들과 함께 리프래시 전압 펄스는 리프래시를 위해 선택된 메모리 셀들에 인가되며, 이 때 선택되지 않은 셀들에 0 전압 또는 셀들의 분극 상태에 영향을 주지 않는 전압이 일제히 인가되는 것을 보증한다.수동-매트릭스 어드레스 가능한 강유전체 또는 일렉트렛 메모리 장치를 동작하는 방법으로서, 상기 메모리 장치는 히스테리시스를 나타내는 강유전체 또는 일렉트렛 박막 분극 가능 물질 - 특히, 강유전체 또는 일렉트렛 폴리머 박막 - 의 형태인, 메모리 셀들을 포함하는 하나 이상의 어레이 또는 매트릭스, 및 각각 평행한 전극들의 제 1 및 제 2 세트를 포함하며, 상기 장치 내에서 워드라인들(WL)을 형성하는 상기 제 1 세트의 상기 전극들은, 상기 장치 내에서 비트라인들(BL)을 형성하는 상기 제 2 세트의 상기 전극들과 실질적으로 직교하는 관계로 제공되며, 상기 제 1 및 제 2 세트의 상기 전극들은, 상기 메모리 셀들의 상기 박막 물질과 직접 또는 간접적으로 접촉하도록 제공되며, 따라서 개별 메모리 셀들의 분극 상태는 전극들의 각각의 상기 제 1 및 제 2 세트의 상기 개별 전극들에 적절한 전압들을 인가함으로써 판독, 소거 또는 기록될 수 있으며, 상기 방법은 1/3 전압 선택 규칙을 기초로 한 전압 펄스 프로토콜을 구현하며, 따라서 어드레스되지 않은 셀들은 그 양단에 상기 스위칭 전압(VS)의 대략 1/3을 초과하지 않는 디스터빙 전압(disturbing voltage)들이 가해지며, 상기 전압 펄스 프로토콜은 미리 정해진 진폭, 극성 및 길이를 갖는 전압 펄스들의 타임 시퀀스들을 각각 포함하는 판독 사이클 및 기록/소거 사이클을 포함하며, 상기 판독 사이클은 데이터가 상기 메모리 셀들로부터 독출되는 경우에 전극들의 각각의 상기 제 1 및 제 2 세트의 전극들에 전압 차들의 일 세트를 인가하는 단계를 포함하며, 상기 기록/소거 사이클은 전극들의 각각의 상기 제 1 및 제 2 세트의 전극들에 전압 차들의 다른 세트를 인가하는 단계를 포함하며, 상기 방법은, a) 메모리 장치 컨트롤러 내에 프로그램된 기준에 따라서 리프래시를 위한 하나 이상의 셀들을 선택하고, 상기 컨트롤러에서 처리된 리프래시 요청에 상기와 같이 선택된 하나 이상의 셀들의 어드레스를 입력하는, 제 1 단계, b) 진행중인 또는 예정된 메모리 동작들과 이에 할당된 우선순위들을 고려하여, 상기 리프래시 요청들을 감시 및 처리하고, 리프래시 과정을 초기화하는, 제 2 단계, c) 모든 비선택된 메모리 셀에는 0 전압이 가해지거나 보자력 전압(coercive voltage)에 비해 현저하게 작은 전압이 가해지는 반면에, 리프래시를 위해 선택된 상기 하나 이상의 셀들에는 정해진 극성 및 상기 보자력 전압에 대응하거나 이보다 큰 크기를 가진 전압 펄스를 동시에 인가하는, 제 3 단계, 및 d) 모든 비선택된 셀에는 0 전압이 가해지거나 상기 보자력 전압에 비해 현저하게 작은 전압이 가해지는 반면에, 모든 선택된 셀들에는 하나의 전압 펄스 또는 전압 펄스들의 트레인(train) - 상기 전압 펄스들의 적어도 하나는 상기 보자력 전압에 대응하거나 이보다 큰 크기를 갖고, 단계 c)의 상기 정해진 극성에 반대 극성을 가짐 - 을 동시에 인가하는, 제 4 단계를 포함하는 상기 리프래시 과정을 포함하는 것을 특징으로 하는, 수동-매트릭스 어드레스 가능한 강유전체 또는 일렉트렛 메모리 장치를 동작하는 방법.