GOA circuit for liquid crystal display and liquid crystal display deviceThe invention discloses a GOA circuit for liquid crystal display. The GOA circuit comprises a plurality of cascaded shifting caching units. An N-stage scanning line of a display area is charged according to control of the N-stage shifting caching unit. The N-stage shifting caching unit comprises an upward pulling circuit, a downward pulling circuit, a downward pulling holding circuit, an upward pulling control circuit, a downloading circuit and a bootstrap capacitor. A constant voltage signal source or two sets of signal sources are utilized for replacing the N-stage scanning line to execute the downloading action. The embodiment of the invention further discloses a display device. According to the GOA circuit and the display device, loads of the N-stage scanning line and risks caused by cascade transmission wiring are lowered, and control over forward and reverse scanning is achieved.The goa circuit for liquid crystal display, it is characterized in that, comprise multiple shift cache units of cascade, control viewing area n level sweep trace (g (n)) charging according to n level shift cache unit, this n level shift cache unit comprise pull-up circuit (200), pull-down circuit (400), drop-down holding circuit (600), pull-up control circuit (100), under to conduct electricity road (300) and bootstrap capacitor (cb);described pull-up circuit (200), described drop-down holding circuit (600) and described bootstrap capacitor (cb) are connected with signal point (q (n)) and described n level sweep trace (g (n)) respectively;described pull-up control circuit (100) with described under the road (300) that conducts electricity be connected with described signal point (q (n));described pull-down circuit (400) is connected with the actuation signal (st (n+1)) from n+1 level shift cache unit;described pull-up control circuit (100) is connected with the actuation signal (st (n-1)) from n-1 level shift cache unit;described drop-down holding circuit (600) comprising:the first transistor (t32), its grid connects the first circuit point (p (n)), and its drain electrode is connected described n level sweep trace (g (n)) and the first input direct voltage (vss1) respectively with source electrode;transistor seconds (t42), its grid connects described first circuit point (p (n)), and its drain electrode is connected described signal point (q (n)) and the second input direct voltage (vss2) respectively with source electrode;third transistor (t52), its grid connects described signal point (q (n)), and its drain electrode is connected source signal point (s (n)) and described first input direct voltage (vss1) respectively with source electrode;4th transistor (t51), its source electrode connects described source signal point (s (n)), and its grid is all connected the first clock signal (lc1) with drain electrode;5th transistor (t53), its grid connects described source signal point (s (n)), and its drain electrode is connected described first clock signal (lc1) and described first circuit point (p (n)) respectively with source electrode;6th transistor (t54), its grid connects second clock signal (lc2), and its drain electrode is connected described first clock signal (lc1) and described first circuit point (p (n)) respectively with source electrode;7th transistor (t72), its grid connects described first circuit point (p (n)), and its drain electrode and source electrode are connected actuation signal (st (n)) from n level shift cache unit and described second input direct voltage (vss2) respectively;8th transistor (t33), its grid connects second circuit point (k (n)), and its drain electrode is connected described n level sweep trace (g (n)) and described first input direct voltage (vss1) respectively with source electrode;9th transistor (t43), its grid connects described second circuit point (k (n)), and its drain electrode is connected described signal point (q (n)) and described second input direct voltage (vss2) respectively with source electrode;tenth transistor (t62), its grid connects described signal point (q (n)), and its drain electrode is connected drain signal point (t (n)) and described first input direct voltage (vss1) respectively with source electrode;11 transistor (t61), its source electrode connects described drain signal point (t (n)), and its grid is all connected described second clock signal (lc2) with drain electrode;tenth two-transistor (t63), its grid connects described drain signal point (t (n)), and its drain electrode is connected described second clock signal (lc2) and described second circuit point (k (n)) respectively with source electrode;13 transistor (t64), its grid connects described first clock signal (lc1), and its drain electrode is connected described second clock signal (lc2) and described second circuit point (k (n)) respectively with source electrode;14 transistor (t73), its grid connects described second circuit point (k (n)), and its drain electrode and source electrode are connected the described actuation signal (st (n)) from described n level shift cache unit and described second input direct voltage (vss2) respectively); and15 transistor (t55), its grid connects described signal point (q (n)), and its drain electrode is connected described first circuit point (p (n)) and described second circuit point (k (n)) respectively with source electrode;during work, the frequency of described first clock signal (lc1) and described second clock signal (lc2) is lower than n level clock signal (ck (n)), and described first clock signal (lc1) is to the charging of described first circuit point (p (n)) and described second clock signal (lc2), and the charging to described second circuit point (k (n)) hockets.
액정 표시 장치를 위한 ＧＯＡ 회로 및 액정 표시 장치 액정 디스플레이 용 게이트 드라이버 온 어레이 (GOA) 회로에 있어서, 복수의 캐스케이드 시프트 레지스터를 포함하고, N-레벨 시프트 레지스터에 따라 표시 영역에서 N-레벨 스캔 라인의 충전이 제어되고, N-레벨 시프트 레지스터는 풀업 부 (pull-up part, 200), 키 풀다운 부 (key pull-dwon part, 400), 풀다운 홀딩 부 (pull-up holding part, 600), 풀업 제어부 (pul-up control part, 100), 전송 부 (transfer part, 300) 및 보우스트 캐패시턴스 (boast capacitance, Cb); N-레벨 스캔 라인은 전송을 실행하기 위해 고정 전압 신호 소스 또는 2 개의 신호 소스 그룹으로 대체된다. 또한, 디스플레이 장치가 개시된다. GOA 회로는 N-레벨 스캔 라인의 부하 및 캐스케이드 전송 라인과 관련된 위험을 줄이고 정방향 또는 역방향 스캔을 제어할 수 있다.액정 디스플레이에 적용되는 GOA (Gate Driver on Array) 회로에 있어서, 복수의 캐스케이드 시프트 레지스터 유닛 (a plurality of cascaded shift register units), (N) 번째 레벨 시프트 레지스터는 (N) 번째 레벨 스캐닝 라인 (G(N))을 충전하도록 제어되고, 상기 (N) 번째 레벨 시프트 레지스터는 풀업 회로 (200), 풀다운 회로 (400), 풀다운 서스테인 회로 (pull-down sustain circuit, 600), 풀업 제어 회로 (100), 다운 트랜스퍼 회로 (down transfer circuit, 300) 및 부트스트랩 캐패시터 (bootstrap capacitor, Cb)를 포함하고; 상기 풀업 회로 (200), 상기 풀다운 서스테인 회로 (600) 및 상기 부트스트랩 캐패시터 (Cb)는 게이트 신호 점 (Q (N)) 및 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 개별적으로 연결되고; 상기 풀업 제어 회로 (100) 및 다운 트랜스퍼 회로 (300)는 상기 게이트 신호 점 (Q (N))에 개별적으로 연결되고; 상기 풀다운 회로 (400)는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))와 연결되며; 상기 풀업 제어 회로 (100)는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))과 연결되고; 상기 풀다운 서스테인 회로 (600)는: 게이트는 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 연결되고, 소스는 제1 직류 전압 (VSS1)에 연결되는 제1 TFT (Thin Film Transistor) (T32); 게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 제2 직류 전압 (VSS2)에 연결되는 제2 TFT (T42); 게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 소스 신호 점 (S(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제3 TFT (T52); 소스는 상기 소스 신호 점 (Q(N))에 연결되고, 게이트 및 드레인은 제1 클럭 신호 (LC1)에 연결되는 제4 TFT (T51); 게이트는 상기 소스 신호 점 (S(N))에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제5 TFT (T53); 게이트는 제2 클럭 신호 (LC2)에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제6 TFT (T54); 게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호 (ST(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제7 TFT (T72); 게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G(N))에 연결되고, 소스는 제1직류 전압 (VSS1)에 연결되는 제8 TFT (T33); 게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제9 TFT (T43); 게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 드레인 신호 점 (T(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제10 TFT (T62); 소스는 상기 드레인 신호 점 (T(N))에 연결되고, 게이트 및 드레인은 상기 제2 클럭 신호 (LC2)에 연결되는 제11 TFT (T61); 게이트는 상기 드레인 신호 점 (T(N))에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)에 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제12 TFT (T63); 게이트는 상기 제1 클럭 신호 (LC1)에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)와 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제13 TFT (T64); 게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 상기 스타트 신호 (ST(N))와 연결되고, 소스는 상기 제2 직류 전압 (VSS2)와 연결되는 제14 TFT (T73); 및게이트는 상기 게이트 신호 점 (Q(N))과 연결되고, 드레인은 상기 제1 회로 점 (P(N))과 연결되고, 소스는 상기 제2 회로 점 (K(N))과 연결되는 제15 TFT (T55)를 포함하고, 동작 중에, 상기 제1 클럭 신호 (LC1) 및 상기 제2 클럭 신호 (LC2)의 주파수는 (N) 레벨 클럭 신호 (CK (N))의 주파수보다 낮고, 상기 제1 클럭 신호 (LC1)에 의해 상기 제1 회로 점 (P(N))을 충전하는 처리와, 상기 제2 클럭 신호 (LC2)에 의해 상기 제2 회로 점 (K(N))을 충전하는 처리는 번갈아 수행되고, 상기 풀업 회로 (200)는 제16 TFT (T21)를 포함하고, 상기 제16 TFT (T21)의 게이트는 게이트 신호 점 (Q(N))에 연결되고, 상기 제16 TFT(T21)의 드레인은 (N) 레벨 클럭 신호 (CK(N))에 연결되고, 상기 제16 TFT (T21)의 소스는 제(N) 번째 레벨 스캐닝 라인 (G(N))에 연결되는 GOA 회로.