GOA CIRCUITDisclosed is a GOA circuit. The GOA circuit comprises a plurality of cascaded GOA circuit units, wherein n is a natural number greater than 0, and the nth stage of the GOA circuit unit includes a first thin film transistor (T1), a second thin film transistor (T2), a third thin film transistor (T3), a fourth thin film transistor (T4), a fifth thin film transistor (T5), a sixth thin film transistor (T6), a seventh thin film transistor (T7), an eighth thin film transistor (T8), a ninth thin film transistor (T9), a first capacitor (CI), and a second capacitor (C2). On the basis of the prior GOA circuit, the GOA circuit enables the conduction between a first node and a second node to be achieved by means of a parallel connection of the eighth thin film transistor and the ninth thin film transistor, a gate terminal of the eighth thin film transistor being connected to a second node of a previous stage, and a gate terminal of the ninth thin film transistor being connected to a second node of a subsequent stage. In addition to the function of preventing stress severity of the seventh thin film transistor in the prior GOA circuit, the GOA circuit can prevent unstable output of the output terminal.A gate driver on array (GOA) circuit, which comprises: a plurality of cascade GOA units, for a positive integer n, the n-th GOA unit comprising: a first thin film transistor (TFT), having a source and a drain connected respectively to a first node and a constant high voltage VGH, when the n-th GOA unit not the first GOA unit in the cascade, having a gate connected to a signal output of the (n-1)th GOA unit; otherwise, the gate connected to a first start signal; a third TFT, having a source and a drain connected respectively to the first node and the constant high voltage VGH, when the n-th GOA unit not the last GOA unit in the cascade, having a gate connected to a signal output of (n+1)th GOA unit; otherwise, the gate connected to a second start signal; a seventh TFT, having a gate connected to the first node, a source and a drain connected respectively to a third node and a constant low voltage VGL; a sixth TFT, having a gate connected to the third node, a source and a drain connected respectively to the first node and the constant low voltage VGL; a fifth TFT, having a gate connected to a second clock signal, a source and a drain connected respectively to the third node and the constant high voltage VGH; a fourth TFT, having a gate connected to the third node, a source and a drain connected respectively to the output signal of n-th GOA unit and the constant low voltage VGL; a second TFT, having a gate connected to a second node of n-th GOA unit, a source and a drain connected respectively to the output signal of n-th GOA unit and inputted a first clock signal; an eighth TFT, having a source and a drain connected respectively to the first node and the second node of n-th GOA unit, when the n-th GOA unit not the first GOA unit in the cascade, having a gate connected to the second node of (n-1)th GOA unit; otherwise, the gate connected to a third start signal; a ninth TFT, having a source and a drain connected respectively to the first node and the second node of n-th GOA unit, when the n-th GOA unit not the last GOA unit in the cascade, having a gate connected to the second node of (n+1)th GOA unit; otherwise, the gate connected to a fourth start signal; a first capacitor, having two ends connected respectively to the second node of n-th GOA unit and the output signal of n-th GOA unit; and a second capacitor, having two ends connected respectively to the third node and the constant low voltage VGL.
GOA 회로본 발명은 캐스케이드된 복수 개의 GOA 회로 유닛을 포함하는 GOA 회로를 공개하며, 여기서, n을 0보다 큰 자연수로 설정하면, n번째 스테이지의 GOA 회로 유닛은, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제1 커패시터(CI), 및 제2 커패시터(C2)를 포함한다. 상기 GOA 회로는 종래의 GOA 회로를 토대로, 제1 노드 및 제2 노드 사이를 제8 박막 트랜지스터와 제9 박막 트랜지스터를 병렬 연결시키는 방식으로 도통시키고, 제8 박막 트랜지스터의 게이트 단자에 바로 앞 스테이지의 제2 노드가 연결되며, 제9 박막 트랜지스터의 게이트 단자에 바로 뒤 스테이지의 제2 노드가 연결된다. 상기 GOA 회로는 종래의 GOA 회로가 제7 박막 트랜지스터에 심한 스트레스를 유발하는 것을 방지하는 기능을 구비하는 이외에, 출력 단자의 출력이 불안정한 것 또한 방지할 수 있다.GOA 회로로서,캐스케이드된 복수 개의 GOA 회로 유닛을 포함하되,n을 0보다 큰 자연수로 설정하면, n번째 스테이지의 GOA 회로 유닛은,제1 박막 트랜지스터로서, 소스 전극 및 드레인 전극에 각각 제1 노드 및 정전압 고전위가 연결되고, n번째 스테이지가 첫 번째 스테이지가 아닐 경우에는 게이트 전극에 n-1번째 스테이지의 GOA 회로 유닛의 신호 출력 포인트가 연결되고 그렇지 않을 경우에는 게이트 전극에 제1 시작 신호가 입력되는 제1 박막 트랜지스터;제3 박막 트랜지스터로서, 소스 전극 및 드레인 전극에 각각 제1 노드 및 정전압 고전위가 연결되고, n번째 스테이지가 마지막 스테이지가 아닐 경우에는 게이트 전극에 n+1번째 스테이지의 GOA 회로 유닛의 신호 출력 포인트가 연결되고 그렇지 않을 경우에는 게이트 전극에 제2 시작 신호가 입력되는 제3 박막 트랜지스터; 제7 박막 트랜지스터로서, 게이트 전극에 제1 노드가 연결되고, 소스 전극 및 드레인 전극에 각각 제3 노드 및 정전압 저전위가 연결되는 제7 박막 트랜지스터;제6 박막 트랜지스터로서, 게이트 전극에 제3 노드가 연결되고, 소스 전극 및 드레인 전극에 각각 제1 노드 및 정전압 저전위가 연결되는 제6 박막 트랜지스터;제5 박막 트랜지스터로서, 게이트 전극에 제2 클럭 신호가 입력되고, 소스 전극 및 드레인 전극에 각각 제3 노드 및 정전압 고전위가 연결되는 제5 박막 트랜지스터;제4 박막 트랜지스터로서, 게이트 전극에 제3 노드가 연결되고, 소스 전극 및 드레인 전극에 각각 n번째 스테이지의GOA 회로 유닛의 신호 출력 포인트 및 정전압 저전위가 연결되는 제4 박막 트랜지스터;제2 박막 트랜지스터로서, 게이트 전극에 n번째 스테이지의 GOA 회로 유닛의 제2 노드가 연결되고, 소스 전극 및 드레인 전극에 각각 n번째 스테이지의 GOA 회로 유닛의 신호 출력 포인트가 연결되고 제1 클럭 신호가 입력되는 제2 박막 트랜지스터;제8 박막 트랜지스터로서, 소스 전극 및 드레인 전극에 각각 제1 노드 및 n번째 스테이지의 GOA 회로 유닛의 제2 노드가 연결되고, n번째 스테이지가 첫 번째 스테이지가 아닐 경우에는 게이트 전극에 n-1번째 스테이지의 GOA 회로 유닛의 제2 노드가 연결되고 그렇지 않을 경우에는 게이트 전극에 제3 시작 신호가 입력되는 제8 박막 트랜지스터;제9 박막 트랜지스터로서, 소스 전극 및 드레인 전극에 각각 제1 노드 및 n번째 스테이지의 GOA 회로 유닛의 제2 노드가 연결되고, n번째 스테이지가 마지막 스테이지가 아닐 경우에는 게이트 전극에 n+1번째 스테이지의 GOA 회로 유닛의 제2 노드가 연결되고 그렇지 않을 경우에는 게이트 전극에 제4 시작 신호가 입력되는 제9 박막 트랜지스터;제1 캐패시터로서, 양단에 각각 n번째 스테이지의 GOA 회로 유닛의 제2 노드 및 n번째 스테이지의 GOA 회로 유닛의 신호 출력 포인트가 연결되는 제1 커패시터; 및제2 캐패시터로서, 양단에 각각 제3 노드 및 정전압 저전위가 연결되는 제2 커패시터를 포함하는 GOA 회로.