Semiconductor storage deviceThe present invention provides a loadless 4T-SRAM configured from a vertical transistor SGT, the loadless 4T-SRAM having a small SRAM cell area. A stick-type memory cell configured by using four MOS transistors, wherein: the MOS transistors are SGTs which are formed on an SOI substrate and of which the drain, gate, and source are arranged in a perpendicular direction; the gate of an access transistor functioning as a wide line is shared by multiple cells that are adjacent to one another in the horizontal direction; and one contact to the wide line is formed per multiple cells. As a consequence, it is possible to provide a CMOS-type loadless 4T-SRAM having an extremely small memory cell area.Semiconductor storage unit possesses and a plurality ofly it is characterized in that being formed on dielectric film on the substrate and being arranged with the static type memory cell of 4 mos transistor,each person performance of aforementioned 4 mos transistor as the 1st and the access transistor of 2pmos, with the 1st and the function of the driver transistor of 2nmos, the 1st and the access transistor of 2pmos in order to keep memory cell data in order to supplying with electric charge and access memory, and the 1st and the driver transistor of 2nmos in order to write and the data of read memory unit and in order to drive memory node;the aforementioned the 1st and the access transistor of 2pmos in,have the 1st diffusion layer, the 1st columnar semiconductor layers of p-type conduction type and the 2nd diffusion layer with p-type conduction type, vertically be configured on the dielectric film that is formed on the substrate stratum, and aforementioned the 1st columnar semiconductor layers be configured in the bottom that is formed at aforementioned the 1st columnar semiconductor layers aforementioned the 1st diffusion layer, and be formed between aforementioned the 2nd diffusion layer on top of aforementioned the 1st columnar semiconductor layers, then be formed with gate insulating film and grid in the sidewall of aforementioned the 1st columnar semiconductor layers;the aforementioned the 1st and the driver transistor of 2nmos in,have the 3rd diffusion layer, the 2nd columnar semiconductor layers of n-type conductivity type and have the 4th diffusion layer of n-type conductivity type, vertically be configured on the dielectric film that is formed on the substrate stratum, and aforementioned the 2nd columnar semiconductor layers be configured in the bottom that is formed at aforementioned the 2nd columnar semiconductor layers aforementioned the 3rd diffusion layer, and be formed between aforementioned the 4th diffusion layer on top of aforementioned the 1st columnar semiconductor layers, then be formed with gate insulating film and grid in the sidewall of aforementioned the 2nd columnar semiconductor layers;the arrangement that is adjacent to each other of the access transistor of aforementioned 1pmos and the driver transistor of aforementioned 1nmos;the arrangement that is adjacent to each other of the access transistor of aforementioned 2pmos and the driver transistor of aforementioned 2nmos;performance is configured on the aforementioned dielectric film as aforementioned the 1st diffusion layer with p-type conduction type of the function of the 1st memory node that keeps data and aforementioned the 3rd diffusion layer with n-type conductivity type, wherein the 1st diffusion layer is formed on the bottom of the access transistor of aforementioned 1pmos, and the 3rd diffusion layer is formed on the bottom of the driver transistor of aforementioned 1nmos;performance is connected to each other as aforementioned the 1st diffusion layer of the function of aforementioned the 1st memory node, aforementioned the 3rd diffusion layer;performance is configured on the aforementioned dielectric film as aforementioned the 1st diffusion layer with p-type conduction type of the function of the 2nd memory node that keeps data and aforementioned the 3rd diffusion layer with n-type conductivity type, wherein the 1st diffusion layer is formed on the bottom of the access transistor of aforementioned 2pmos, and the 3rd diffusion layer is formed on the bottom of the driver transistor of aforementioned 2nmos;performance is connected to each other as aforementioned the 1st diffusion layer of the function of aforementioned the 2nd memory node, aforementioned the 3rd diffusion layer;the aforementioned the 1st and each person's of the driver transistor of aforementioned 2pmos grid be connected to each other by the 1st gate wirings, and aforementioned the 1st gate wirings by with a plurality of memory cells of adjacency in each person's the grid of access transistor of the aforementioned the 1st and aforementioned 2pmos be connected to each other and form the word line;respectively at a plurality of memory cells of adjacency, form the 1st contact in aforementioned the 1st gate wirings that belongs to the word line.
반도체 기억 장치종형 트랜지스터 SGT 로 구성된 Loadless4T-SRAM 에 있어서, 작은 SRAM 셀 면적을 실현한다. 4 개의 MOS 트랜지스터를 사용하여 구성된 스태틱형 메모리 셀에 있어서, 상기 MOS 트랜지스터는 SOI 기판 상에 형성된 드레인, 게이트, 소스가 수직 방향으로 배치된 SGT 이고, 액세스 트랜지스터의 게이트를 워드 라인으로서 가로 방향으로 인접하는 복수의 셀로 공통화하고, 워드 라인에 대한 컨택트를 복수의 셀마다 1 개 형성함으로써, 매우 작은 메모리 셀 면적을 갖는 CMOS 형 Loadless4T-SRAM 을 실현할 수 있다.4 개의 MOS 트랜지스터가 기판 상에 형성된 절연막 상에 배열된 복수의 스태틱형 메모리 셀을 구비한 반도체 기억 장치로서, 상기 4 개의 MOS 트랜지스터의 각각은, 메모리 셀 데이터를 유지하기 위해서 전하를 공급함과 함께 메모리에 액세스하기 위한 제 1 및 제 2 PMOS 의 액세스 트랜지스터와, 메모리 셀의 데이터를 기록 및 판독하기 위해서 기억 노드를 구동하는 제 1 및 제 2 NMOS 의 드라이버 트랜지스터로서 기능하고, 상기 제 1 및 제 2 PMOS 의 액세스 트랜지스터에 있어서, P 형의 도전형을 갖는 제 1 확산층, 제 1 주상 반도체층 및 P 형의 도전형을 갖는 제 2 확산층이, 기판 상에 형성된 절연막 상에 수직 방향으로 계층적으로 배치되고, 상기 제 1 주상 반도체층은 상기 제 1 주상 반도체층의 저부에 형성되는 상기 제 1 확산층과 상기 제 1 주상 반도체층의 상부에 형성되는 상기 제 2 확산층 사이에 배치되고, 상기 제 1 주상 반도체층의 측벽에 게이트 절연막 및 게이트가 형성되어 있고, 상기 제 1 및 제 2 NMOS 의 드라이버 트랜지스터에 있어서, N 형의 도전형을 갖는 제 3 확산층, 제 2 주상 반도체층 및 N 형의 도전형을 갖는 제 4 확산층이, 기판 상에 형성된 절연막 상에 수직 방향으로 계층적으로 배치되고, 상기 제 2 주상 반도체층은 상기 제 2 주상 반도체층의 저부에 형성되는 상기 제 3 확산층과 상기 제 2 주상 반도체층의 상부에 형성되는 상기 제 4 확산층 사이에 배치되고, 상기 제 2 주상 반도체층의 측벽에 게이트 절연막 및 게이트가 형성되어 있고, 상기 제 1 PMOS 의 액세스 트랜지스터 및 상기 제 1 NMOS 의 드라이버 트랜지스터는, 서로 인접하여 배열되고, 상기 제 2 PMOS 의 액세스 트랜지스터 및 상기 제 2 NMOS 의 드라이버 트랜지스터는, 서로 인접하여 배열되고, 데이터를 유지하는 제 1 기억 노드로서 기능하는, 상기 제 1 PMOS 의 액세스 트랜지스터의 저부에 형성되는 P 형의 도전형을 갖는 상기 제 1 확산층 및 상기 제 1 NMOS 의 드라이버 트랜지스터의 저부에 형성되는 N 형의 도전형을 갖는 상기 제 3 확산층을 상기 절연막 상에 배치하고, 상기 제 1 기억 노드로서 기능하는, 상기 제 1 확산층, 상기 제 3 확산층은 상호 접속되고, 데이터를 유지하는 제 2 기억 노드로서 기능하는, 상기 제 2 PMOS 의 액세스 트랜지스터의 저부에 형성되는 P 형의 도전형을 갖는 상기 제 1 확산층 및 상기 제 2 NMOS 의 드라이버 트랜지스터의 저부에 형성되는 N 형의 도전형을 갖는 상기 제 3 확산층을 상기 절연막 상에 배치하고, 상기 제 2 기억 노드로서 기능하는, 상기 제 1 확산층, 상기 제 3 확산층은 상호 접속되고, 상기 제 1 및 상기 제 2 PMOS 의 드라이버 트랜지스터의 각각의 게이트는 제 1 게이트 배선에 의해 서로 접속되고, 상기 제 1 게이트 배선은 인접하는 복수의 메모리 셀에 있어서의 상기 제 1 및 상기 제 2 PMOS 의 액세스 트랜지스터의 각각의 게이트와 서로 접속됨으로써 워드선을 형성하고 있고, 인접하는 복수의 메모리 셀마다, 워드선인 상기 제 1 게이트 배선 상에 제 1 컨택트가 형성되는 것을 특징으로 하는 반도체 기억 장치.