LIQUID CRYSTAL DISPLAY DEVICE AND GOA CIRCUIT THEREOFA liquid crystal display device and a GOA circuit thereof. The GOA circuit comprises a plurality of cascaded GOA units. An Nth-stage GOA unit comprises a pull-up control module (100), a pull-up module (200), a downward-transfer module (300), a pull-down module (400), a pull-down holding module (500), and a bootstrap capacitor (600). The GOA circuit greatly simplifies the design structure of the circuit while satisfying the requirements of driving a liquid crystal display; on the one hand, the structural costs of the circuit are lowered, and on the other hand, the structural size of the GOA circuit can be reduced, so that the liquid crystal display device can be designed with a narrower bezel structure.A GOA circuit comprising multiple cascaded GOA units, wherein a N-th stage GOA unit of the multiple cascaded GOA units comprises: a pull-up control module, a pull-up module, a transmission module, a pull-down module, a pull-down maintaining module and a bootstrap capacitor; wherein, the pull-up control module is connected with the transmission module and the pull-down maintaining module, one terminal of the bootstrap capacitor is connected to the transmission module and the pull-up module, the pull-down module is connected to the transmission module and a scanning line of the present stage, the pull-down maintaining module and the pull-down module are connected with a pull-down signal line, and the pull-up module is connected with a clock signal line and the scanning line of the present stage; the pull-up control module includes a first thin-film transistor T11, a gate of the first thin-film transistor T11 is used for receiving a trigger signal of an (N-2)-th stage GOA unit, a source of the first thin-film transistor T11 is used for connecting a scanning line signal of the (N-2)-th stage GOA unit, and a drain of the first thin-film transistor T11 is connected with the transmission module and the pull-down maintaining module; the pull-down maintaining module 500 includes a sixth thin-film transistor T51, a seventh thin-film transistor T53, an eighth thin-film transistor T32, a ninth thin-film transistor T42, a tenth thin-film transistor T52 and an eleventh thin-film transistor T54; a gate of the sixth thin-film transistor T51 is connected with the clock signal line, a source of the sixth thin-film transistor T51 is connected with a source of the seventh thin-film transistor T53, a drain of the sixth thin-film transistor T51 is connected with a gate of the seventh thin-film transistor T53 and a source of the tenth thin-film transistor T52; a drain of the seventh thin-film transistor T53 is connected with a gate of the ninth thin-film transistor T42 and a source of the eleventh thin-film transistor T54; a gate of the eighth thin-film transistor T32 is connected with the clock signal line, a source of the eighth thin-film transistor T32 is connected with the drain of the first thin-film transistor T11, and a drain of the eighth thin-film transistor T32 is connected with the scanning line of the present stage and a source of the ninth thin-film transistor T42; a drain of the ninth thin-film transistor T42 is connected with the pull-down signal line; a gate of the tenth thin-film transistor T52 is connected with a drain of the first thin-film transistor T11; a drain of the tenth thin-film transistor T52 is connected with the pull-down signal line; a gate of the eleventh thin-film transistor T54 is connected with a drain of the first thin-film transistor T11, a drain of the eleventh thin-film transistor T54 is connected with the pull-down signal line.
액정 디스플레이 장치 및 그 GOA 회로액정 디스플레이 장치 및 그 GOA 회로에 있어서, 상기 GOA 회로는 복수 개의 캐스케이드된 GOA 유닛을 포함하고, N번째 스테이지 GOA 유닛은 풀업 제어 모듈(100), 풀업 모듈(200), 하향 전송 모듈(300), 풀다운 모듈(400), 풀다운 유지 모듈(500) 및 부트스트랩 커패시터(600)를 포함한다. 상기 GOA 회로는 액정 디스플레이의 구동 요건 완비를 보장하는 상태에서, 전기회로의 설계 구조를 대폭 간소화시킴으로써, 한편으로는 전기회로의 구조 원가를 절감시키고, 다른 한편으로는 GOA 회로의 구조 사이즈를 감소시켜, 액정 디스플레이 장치로 하여금 보다 좁은 프레임 구조의 설계 공간을 가지도록 할 수 있다.GOA 회로로서, 상기 GOA 회로는 복수 개의 캐스케이드된 GOA 유닛을 포함하고, N번째 스테이지의 상기 GOA 유닛은 풀업(pull-up) 제어 모듈, 풀업 모듈, 하향 전송(downward-transfer) 모듈, 풀다운(pull-down) 모듈, 풀다운 유지 모듈 및 부트스트랩 커패시터를 포함하되 상기 풀업 제어 모듈은 상기 하향 전송 모듈 및 상기 풀다운 유지 모듈에 각각 접속되고, 상기 부트스트랩 커패시터의 일단은 상기 하향 전송 모듈 및 상기 풀업 모듈에 각각 접속되며, 상기 풀다운 모듈은 상기 하향 전송 모듈 및 해당 스테이지의 스캔 라인에 각각 접속되고, 상기 풀다운 유지 모듈 및 상기 풀다운 모듈은 또한 풀다운 신호 라인에 각각 접속되며, 풀업 모듈은 클럭 신호 라인 및 해당 스테이지의 스캔 라인에 각각 접속되고; 상기 풀업 제어 모듈은 제1 박막 트랜지스터(T11)를 포함하고, 상기 제1 박막 트랜지스터(T11)의 게이트 전극은 N-2번째 스테이지 GOA 유닛의 트리거 신호를 수신하는 데에 사용되며, 소스 전극은 N-2번째 스테이지 GOA 유닛의 스캔 라인 신호를 접속시키는 데에 사용되고, 드레인 전극은 상기 하향 전송 모듈 및 상기 풀다운 유지 모듈에 각각 접속하는 데에 사용되며; 상기 풀다운 유지 모듈은 제6 박막 트랜지스터(T51), 제7 박막 트랜지스터(T53), 제8 박막 트랜지스터(T32), 제9 박막 트랜지스터(T42), 제10 박막 트랜지스터(T52) 및 제11 박막 트랜지스터(T54)를 포함하고; 상기 제6 박막 트랜지스터(T51)의 게이트 전극은 상기 클럭 신호 라인에 접속되고, 소스 전극은 상기 제7 박막 트랜지스터(T53)의 소스 전극에 접속되며, 상기 제6 박막 트랜지스터(T51)의 드레인 전극은 상기 제7 박막 트랜지스터(T53)의 게이트 전극 및 상기 제10 박막 트랜지스터(T52)의 소스 전극에 각각 접속되고, 상기 제7 박막 트랜지스터(T53)의 드레인 전극은 상기 제9 박막 트랜지스터(T42)의 게이트 전극 및 상기 제11 박막 트랜지스터(T54)의 소스 전극에 각각 접속되며, 상기 제8 박막 트랜지스터(T32)의 게이트 전극은 상기 클럭 신호 라인에 접속되고, 소스 전극은 상기 제1 박막 트랜지스터(T11)의 드레인 전극에 접속되며, 상기 제8 박막 트랜지스터(T32)의 드레인 전극은 해당 스테이지의 스캔 라인 및 상기 제9 박막 트랜지스터(T42)의 소스 전극에 각각 접속되고, 상기 제9 박막 트랜지스터(T42)의 드레인 전극은 상기 풀다운 신호 라인에 접속되며, 상기 제10 박막 트랜지스터(T52)의 게이트 전극은 상기 제1 박막 트랜지스터(T11)의 드레인 전극에 접속되고, 상기 제10 박막 트랜지스터(T52)의 드레인 전극은 상기 풀다운 신호 라인에 접속되며, 상기 제11 박막 트랜지스터(T54)의 게이트 전극은 상기 제1 박막 트랜지스터(T11)의 드레인 전극에 접속되고, 상기 제11 박막 트랜지스터(T54)의 드레인 전극은 상기 풀다운 신호 라인에 접속되는 것을 특징으로 하는, GOA 회로.