Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocketInsulated-gate field-effect transistors ("IGFETs"), both symmetric and asymmetric, suitable for a semiconductor fabrication platform that provides IGFETs for analog and digital applications, including mixed-signal applications, utilize empty-well regions in achieving high performance. A relatively small amount of semiconductor well dopant is near the top of each empty well. Each IGFET (100, 102, 112, 114, 124, or 126) has a pair of source/drain zones laterally separated by a channel zone of body material of the empty well (180, 182, 192, 194, 204, or 206). A gate electrode overlies a gate dielectric layer above the channel zone.; Each source/drain zone (240, 242, 280, 282, 520, 522, 550, 552, 720, 722, 752, or 752) has a main portion (240M, 242M, 280M, 282M, 520M, 522M, 550M, 552M, 720M, 722M, 752M, or 752M) and a more lightly doped lateral extension (240E, 242E, 280E, 282E, 520E, 522E, 550E, 552E, 720E, 722E, 752E, or 752E). Alternatively or additionally, a more heavily doped pocket portion (250 or 290) of the body material extends along one of the source/drain zones. When present, the pocket portion typically causes the IGFET to be an asymmetric device.Structure, it comprises the field-effect transistor that is provided with along the surface, top of the semiconductor body of the material of main part with the first conductive type semiconductor alloy that mixing, and makes this material of main part become first conduction type, this transistor comprises:the channel region band of this material of main part;first and second source/drain (s/d) district band; its surface, top along this semiconductor body be arranged in this semiconductor body, by this channel region band lateral separation and for and second conduction type of first conductivity type opposite; so that form pn knot separately with this material of main part; make (a) each pn knot lower face above this main body arrive at depth capacity; (b) this material of main part extends laterally at the below of two s/d district bands; (c) alloy of this first conduction type appear in two s/d districts band and concentration meeting (c1) extend laterally at most of all these channel region bands and s/d district be with in each below part, sub-surface cmax position reach the sub-surface cmax; (c2) from this sub-surface cmax position along selected upright position via one specifying s/d district band upwards to move on to the top of this main body to be decreased to 1/10th of maximum these sub-surface cmaxs when surperficial this s/d district band; and the pn that (c3) moves on to this appointments s/d district band along this selected upright position from this sub-surface cmax position when tying with dullness basically and have basically no the bending mode and successively decrease; and (d) compared to this depth capacity of specifying the pn knot of s/d district band, this sub-surface cmax position is no more than 10 times of depths below appearing at this top semiconductor surface;gate dielectric, it is repeatedly put above this channel region band; andgate electrode; it is repeatedly put on the gate dielectric above this channel region band; each s/d district band all comprises main s/d portion and the slight horizontal s/d extension area that mixes; laterally continue this main s/d portion and extend laterally at this gate electrode below of this slight horizontal s/d extension area that mixes makes this channel region band end at this s/d extension area along the surface, top of this main body.
엠프티 웰을 소스/드레인 확장부들 또는/및 할로 포켓과 조합하여 사용하는 전계-효과 트랜지스터의 구조 및 제조혼합-신호 응용들을 포함하는 아날로그 및 디지털 응용들에게 IGFET들을 제공하는 반도체 제조 플랫폼에 적합한, 대칭 및 비대칭 모두의 절연-게이트형 전계-효과 트랜지스터 ("IGFET") 들이 고 성능을 달성함에 있어서 엠프티-웰 영역들을 사용한다. 각각의 엠프티 웰의 상단 근처에는 상대적으로 작은 양의 반도체 웰 도펀트가 존재한다. 각각의 IGFET (100, 102, 112, 114, 124, 또는 126) 는 엠프티 웰 (180, 182, 192, 194, 204, 또는 206) 의 보디 재료의 채널 존에 의해 측방으로 분리된 한 쌍의 소스/드레인 존들을 가진다. 게이트 전극은 채널 존 위의 게이트 유전체 층 위에 놓인다. 각각의 소스/드레인 존 (240, 242, 280, 282, 520, 522, 550, 552, 720, 722, 752, 또는 752) 은 메인 부분 (240M, 242M, 280M, 282M, 520M, 522M, 550M, 552M, 720M, 722M, 752M, 또는 752M) 과 더 저농도로 도핑된 측면 확장부 (240E, 242E, 280E, 282E, 520E, 522E, 550E, 552E, 720E, 722E, 752E, 또는 752E) 를 갖는다. 택일적으로 또는 추가적으로, 보디 재료의 더 고농도로 도핑된 포켓 부분 (250 또는 290) 이 소스/드레인 존들 중의 하나를 따라서 확장된다. 포켓 부분이 존재하는 경우, 그 포켓 부분은 통상적으로 IGFET로 하여금 비대칭 디바이스가 되게 한다.제 1 전도성 타입을 갖도록 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공된 전계-효과 트랜지스터를 포함하는 구조로서, 상기 트랜지스터는,상기 보디 재료의 채널 존; 제 1 및 제 2 소스/드레인("S/D") 존들로서, 상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리되며, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 각각의 pn 접합을 형성함으로써, (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디 재료는 S/D 존들 양쪽 모두의 아래에서 측면으로 확장되며, (c) 상기 제 1 전도성 타입의 도펀트는 S/D 존들 양쪽 모두에 존재하고, 또한 상기 제 1 전도성 타입의 도펀트의 농도는 (c1) 상기 채널 및 상기 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 최대 농도에 국부적으로 도달하고, (c2) 상기 표면하부 최대 농도 위치로부터 상기 S/D 존들 중의 특정한 S/D 존을 거치는 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 표면하부 최대 농도의 1/10 이하로 감소하고, 또한 (c3) 상기 표면하부 최대 농도 위치로부터 상기 선택된 수직 위치를 따라 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭고 (monotonically) 실질적으로 굴곡없이 (inflectionlessly) 감소하는 농도를 갖고, 또한 (d) 상기 표면하부 최대 농도 위치는 상기 특정한 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인("S/D") 존들;상기 채널 존 위에 놓인 게이트 유전체 층; 및 상기 채널 존 위의 상기 게이트 유전체 층 위에 놓인 게이트 전극을 포함하고,각각의 S/D 존은 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 게이트 전극 아래에서 측면으로 확장되는 더 저농도로 도핑된 측면 S/D 확장부를 포함함으로써 상기 채널 존이 상기 보디의 상부 표면을 따르는 상기 S/D 확장부들에 의해 종결되는, 전계-효과 트랜지스터를 포함하는 구조.