Semiconductor deviceA semiconductor memory device of this invention is consisted of a static type memory cell having six MOS transistors arranged on a substrate. Each of the six MOS transistors includes first and second NMOS access transistors for accessing memory, third and fourth NMOS driver transistors for driving memory nodes holding data of memory cells, and first and second PMOS load transistors for supplying electrical charges for holding data of memory cells. The first and second NMOS access transistors for accessing memory each has a first diffusion layer, a pillar-shaped semiconductor layer and a second diffusion layer hierarchically disposed on the substrate in a vertical direction. The pillar-shaped semiconductor layer is disposed between the first diffusion layer and the second diffusion layer, and a gate is formed on a sidewall of the pillar-shaped semiconductor layer. The third and fourth NMOS driver transistors for driving memory nodes holding data of memory cells each has a third diffusion layer, a pillar-shaped semiconductor layer and a fourth diffusion layer hierarchically disposed on the substrate in a vertical direction. The pillar-shaped semiconductor layer is disposed between the third diffusion layer and the fourth diffusion layer, and a gate is formed on a sidewall of the pillar-shaped semiconductor layer. The first and second PMOS load transistors for supplying electrical charges for holding data of memory cells each has a fifth diffusion layer, a pillar-shaped semiconductor layer and a sixth diffusion layer hierarchically disposed on the substrate in a vertical direction. The pillar-shaped semiconductor layer is disposed between the fifth diffusion layer and the sixth diffusion layer, and a gate is formed on a sidewall of the pillar-shaped semiconductor layer. The length between an upper end of the third diffusion layer and a lower end of the fourth diffusion layer forming the third and fourth NMOS driver transistors is shorter than the length between an upper end of the first diffusion layer and a lower end of the second diffusion layer forming the first and second NMOS access transistors.A semiconductor device for possessing the semiconductor storage unit of the static type memory cell that on substrate, is arranged with 6 mos transistors, is characterized in that,said 6 mos transistors by the 3rd and 4nmos driving transistors of the memory node of the data that are used for keeping memory cell in order to the 1st and 2nmos access transistor of access memory, in order to driving, and the 1st and the 2pmos load transistor supplied with in order to the electric charge of the data that keep memory cell constitutethe 1st and 2nmos access transistor in order to access memory; respectively so that columnar semiconductor layers be configured between the 1st diffusion layer and the 2nd diffusion layer mode the direction stratum vertical with substrate dispose said the 1st diffusion layer, said columnar semiconductor layers and said the 2nd diffusion layer, and be formed with grid at the sidewall of said columnar semiconductor layers;drive the 3rd and 4nmos driving transistors of memory node in order to the data that keep memory cell; respectively so that columnar semiconductor layers be configured between the 3rd diffusion layer and the 4th diffusion layer mode the direction stratum vertical with substrate dispose said the 3rd diffusion layer, said columnar semiconductor layers and said the 4th diffusion layer, and be formed with grid at the sidewall of said columnar semiconductor layers;supply with the 1st and 2pmos load transistor of electric charge in order to the data that keep memory cell; respectively so that columnar semiconductor layers be configured between the 5th diffusion layer and the 6th diffusion layer mode the direction stratum vertical with substrate dispose said the 5th diffusion layer, said columnar semiconductor layers and said the 6th diffusion layer, and be formed with grid at the sidewall of said columnar semiconductor layers;said the 1st diffusion layer, the 3rd diffusion layer, the 5th diffusion layer dispose with substrate respectively with being electrically insulated;form the said the 3rd and the lower end of the upper end of the 3rd diffusion layer of 4nmos driving transistors and the 4th diffusion layer between length, than form the 1st and the lower end of the upper end of the 1st diffusion layer of 2nmos access transistor and the 2nd diffusion layer between length for lacking.
반도체 장치본 발명의 반도체 기억 장치는, 6 개의 MOS 트랜지스터가 기판 상에 배열된 스태틱형 메모리 셀로 이루어진다. 상기 6 개의 MOS 트랜지스터의 각각은, 메모리를 액세스하기 위한 제 1 및 제 2 NMOS 의 액세스 트랜지스터와, 메모리 셀의 데이터를 유지하는 기억 노드를 구동하기 위한 제 3 및 제 4 NMOS 의 드라이버 트랜지스터와, 메모리 셀의 데이터를 유지하기 위한 전하를 공급하는 제 1 및 제 2 PMOS 의 로드 트랜지스터로 구성된다. 메모리를 액세스하기 위한 제 1 및 제 2 NMOS 의 액세스 트랜지스터는 제 1 확산층, 기둥상 반도체층 및 제 2 확산층이, 기판에 수직인 방향으로 계층적으로 배치되고, 상기 기둥상 반도체층은 상기 제 1 확산층과 상기 제 2 확산층 사이에 배치되고, 상기 기둥상 반도체층의 측벽에 게이트가 형성되어 있다. 메모리 셀의 데이터를 유지하기 위해서 기억 노드를 구동하는 제 3 및 제 4 NMOS 의 드라이버 트랜지스터는 제 3 확산층, 기둥상 반도체층 및 제 4 확산층이, 기판에 수직인 방향으로 계층적으로 배치되고, 상기 기둥상 반도체층은 상기 제 3 확산층과 상기 제 4 확산층 사이에 배치되고, 상기 기둥상 반도체층의 측벽에 게이트가 형성되어 있다. 메모리 셀의 데이터를 유지하기 위해서 전하를 공급하는 제 1 및 제 2 PMOS 의 로드 트랜지스터의 각각은, 제 5 확산층, 기둥상 반도체층 및 제 6 확산층이, 기판에 수직인 방향으로 계층적으로 배치되고, 상기 기둥상 반도체층은 상기 제 5 확산층과 상기 제 6 확산층 사이에 배치되고, 상기 기둥상 반도체층의 측벽에 게이트가 형성되어 있다. 그리고, 제 3 및 제 4 NMOS 의 드라이버 트랜지스터를 형성하는 제 3 확산층의 상단과 제 4 확산층의 하단 사이의 길이는, 제 1 및 제 2 NMOS 의 액세스 트랜지스터를 형성하는 제 1 확산층의 상단과 제 2 확산층의 하단 사이의 길이보다 짧다.6 개의 MOS 트랜지스터가 기판 상에 배열된 스태틱형 메모리 셀을 구비한 반도체 기억 장치로서, 상기 6 개의 MOS 트랜지스터는,메모리를 액세스하기 위한 제 1 및 제 2 NMOS 의 액세스 트랜지스터와, 메모리 셀의 데이터를 유지하는 기억 노드를 구동하기 위한 제 3 및 제 4 NMOS 의 드라이버 트랜지스터와, 메모리 셀의 데이터를 유지하기 위한 전하를 공급하는 제 1 및 제 2 PMOS 의 로드 트랜지스터로 구성되고,메모리를 액세스하기 위한 제 1 및 제 2 NMOS 의 액세스 트랜지스터의 각각은, 제 1 확산층, 기둥상 반도체층 및 제 2 확산층이, 상기 기둥상 반도체층이 상기 제 1 확산층과 상기 제 2 확산층 사이에 배치되도록 기판에 수직인 방향으로 계층적으로 배치되며, 또한, 상기 기둥상 반도체층의 측벽에는 게이트가 형성되어 있고,메모리 셀의 데이터를 유지하기 위해서 기억 노드를 구동하는 제 3 및 제 4 NMOS 의 드라이버 트랜지스터의 각각은, 제 3 확산층, 기둥상 반도체층 및 제 4 확산층이, 상기 기둥상 반도체층이 상기 제 3 확산층과 상기 제 4 확산층 사이에 배치되도록 기판에 수직인 방향으로 계층적으로 배치되며, 또한, 상기 기둥상 반도체층의 측벽에는 게이트가 형성되어 있고, 메모리 셀의 데이터를 유지하기 위해서 전하를 공급하는 제 1 및 제 2 PMOS 의 로드 트랜지스터의 각각은, 제 5 확산층, 기둥상 반도체층 및 제 6 확산층이, 상기 기둥상 반도체층이 상기 제 5 확산층과 상기 제 6 확산층 사이에 배치되도록 기판에 수직인 방향으로 계층적으로 배치되며, 또한, 상기 기둥상 반도체층의 측벽에 게이트가 형성되어 있고, 상기 제 1 확산층, 제 3 확산층, 제 5 확산층의 각각은, 기판에 대하여 전기적으로 절연하여 배치되고,상기 제 3 및 제 4 NMOS 의 드라이버 트랜지스터를 형성하는 제 3 확산층의 상단과 제 4 확산층의 하단 사이의 길이는, 제 1 및 제 2 NMOS 의 액세스 트랜지스터를 형성하는 제 1 확산층의 상단과 제 2 확산층의 하단 사이의 길이보다 짧은 것을 특징으로 하는 반도체 장치.