OLED PIXEL CIRCUIT AND METHOD FOR RETARDING AGEING OF OLED DEVICEAn OLED pixel circuit and a method for retarding ageing of an OLED device. Providing a first sub-pixel drive unit (101), a second sub-pixel drive unit (102), a first reverse bias unit (103) and a second reverse bias unit (104), along with a simple control time sequence, to enable a first light-emitting diode (OLED1) and a second light-emitting diode (OLED2) not to be always in a direct current bias state, and the first light-emitting diode (OLED1) and the second light-emitting diode (OLED2) to illuminate alternately during different image frames.An OLED pixel circuit, comprising: a first sub-pixel driving unit, comprising a first thin-film transistor, a fifth thin-film transistor, a first capacitor, and a first light emitting diode; a second sub-pixel driving unit, comprising a second thin-film transistor, a sixth thin-film transistor, a second capacitor, and a second light emitting diode, wherein: both a source of the first thin-film transistor and a source of the second thin-film transistor are connected to a positive supply voltage; a gate of the first thin-film transistor is electrically connected to a first node, and a gate of the second thin-film transistor is electrically connected to a second node; and, a drain of the first thin-film transistor is electrically connected to an anode of the first light emitting diode, and a drain of the second thin-film transistor is electrically connected to an anode of the second light emitting diode; a data signal is fed into both a source of the fifth thin-film transistor and a source of the sixth thin-film transistor; a drain of the fifth thin-film transistor is electrically connected to the first node, and a drain of the sixth thin-film transistor is electrically connected to the second node; and, a second control signal is fed into a gate of the fifth thin-film transistor, and a third control signal is fed into a gate of the sixth thin-film transistor; and one end of the first capacitor is electrically connected to the first node, while the other end thereof is connected to the positive supply voltage; and, one end of the second capacitor is electrically connected to the second node, while the other end thereof is connected to the positive supply voltage; a first reverse biasing unit, comprising a third thin-film transistor, a seventh thin-film transistor, and a ninth thin-film transistor; and a second reverse biasing unit, comprising a fourth thin-film transistor, an eighth thin-film transistor, and a tenth thin-film transistor, wherein: a first control signal is fed into both a gate of the third thin-film transistor and a gate of the fourth thin-film transistor; both a source of the third thin-film transistor and a source of the fourth thin-film transistor are connected to the positive supply voltage; and, a drain of the third thin-film transistor is electrically connected to a cathode of the first light emitting diode, and a drain of the fourth thin-film transistor is electrically connected to a cathode of the second light emitting diode; the first control signal is fed into both a gate of the seventh thin-film transistor and a gate of the eighth thin-film transistor; a drain of the seventh thin-film transistor is electrically connected to an anode terminal of the first light emitting diode, and a drain of the eighth thin-film transistor is electrically connected to an anode terminal of the second light emitting diode; and, both a source of the seventh thin-film transistor and a source of the eighth thin-film transistor are connected to a negative supply voltage; the first control signal is fed into both a gate of the ninth thin-film transistor and a gate of the tenth thin-film transistor; both a source of the ninth thin-film transistor and a source of the tenth thin-film transistor are connected to the negative supply voltage; and, a drain of the ninth thin-film transistor is electrically connected to the cathode of the first light emitting diode, and a drain of the tenth thin-film transistor is electrically connected to the cathode of the second light emitting diode; the first control signal, the second control signal, and the third control signal are all provided by an external timing controller; the first thin-film transistor, the second thin-film transistor, the third thin-film transistor, the fourth thin-film transistor, the fifth thin-film transistor, the sixth thin-film transistor, the seventh thin-film transistor, the eighth thin-film transistor, the ninth thin-film transistor, and the tenth thin-film transistor are all low temperature polysilicon thin-film transistors, oxide semiconductor thin-film transistors or amorphous silicon thin-film transistors.
OLED 화소 회로 및 OLED 디바이스의 열화를 완화하는 방법본 발명은 OLED 화소 회로 및 OLED 디바이스의 열화를 완화하는 방법을 제공하는데, 제 1 서브 화소 구동 유닛, 제 2 서브 화소 구동 유닛, 제 1 역방향 바이어스 유닛 및 제 2 역방향 바이어스 유닛을 설치하고， 간단한 제어 타이밍을 결합하는 것에 의해， 제 1 발광 다이오드와 제 2 발광 다이오드가 계속 직류 바이어스 상태에 처해 있지 않도록 하고， 또한 제 1 발광 다이오드와 제 2 발광 다이오드가 상이한 프레임 화면 기간에서 교차적으로 발광하도록 한다.OLED 화소 회로로서,제 1 서브 화소 구동 유닛, 제 2 서브 화소 구동 유닛， 제 1 역방향 바이어스 유닛 및 제 2 역방향 바이어스 유닛을 포함하고，상기 제 1 서브 화소 구동 유닛은 제 1 박막 트랜지스터, 제 5 박막 트랜지스터, 제 1 커패시터 및 제 1 발광 다이오드를 포함하고,상기 제 2 서브 화소 구동 유닛은 제 2 박막 트랜지스터, 제 6 박막 트랜지스터, 제 2 커패시터 및 제 2 발광 다이오드를 포함하며, 상기 제 1 박막 트랜지스터, 제 2 박막 트랜지스터의 소스는 전원 양전압에 접속되고, 상기 제 1 박막 트랜지스터의 게이트는 제 1 노드에 전기적으로 연결되고， 상기 제 2 박막 트랜지스터의 게이트는 제 2 노드에 전기적으로 연결되며, 상기 제 1 박막 트랜지스터의 드레인은 상기 제 1 발광 다이오드의 양극에 전기적으로 연결되고， 상기 제 2 박막 트랜지스터의 드레인은 상기 제 2 발광 다이오드의 양극에 전기적으로 연결되며,상기 제 5 박막 트랜지스터, 제 6 박막 트랜지스터의 소스는 데이터 신호에 접속되고, 상기 제 5 박막 트랜지스터의 드레인은 제 1 노드에 전기적으로 연결되고, 상기 제 6 박막 트랜지스터의 드레인은 제 2 노드에 전기적으로 연결되며, 상기 제 5 박막 트랜지스터의 게이트는 제 2 제어 신호에 접속되고, 상기 제 6 박막 트랜지스터의 게이트는 제 3 제어 신호에 접속되며,제 1 커패시터의 일단은 제 1 노드에 전기적으로 연결되고， 다른 일단은 전원 양전압에 접속되며, 제 2 커패시터의 일단은 제 2 노드에 전기적으로 연결되고， 다른 일단은 전원 양전압에 접속되며,상기 제 1 역방향 바이어스 유닛은 제 3 박막 트랜지스터, 제 7 박막 트랜지스터 및 제 9 박막 트랜지스터를 포함하고,상기 제 2 역방향 바이어스 유닛은 제 4 박막 트랜지스터, 제 8 박막 트랜지스터 및 제 10 박막 트랜지스터를 포함하며, 상기 제 3 박막 트랜지스터, 제 4 박막 트랜지스터의 게이트는 제 1 제어 신호에 접속되고, 상기 제 3 박막 트랜지스터, 제 4 박막 트랜지스터의 소스는 전원 양전압에 접속되며, 상기 제 3 박막 트랜지스터의 드레인은 상기 제 1 발광 다이오드의 음극에 전기적으로 연결되고，상기 제 4 박막 트랜지스터의 드레인은 상기 제 2 발광 다이오드의 음극에 전기적으로 연결되며,상기 제 7 박막 트랜지스터, 제 8 박막 트랜지스터의 게이트는 제 1 제어 신호에 접속되고, 상기 제 7 박막 트랜지스터의 드레인은 상기 제 1 발광 다이오드의 양극 단자에 전기적으로 연결되고, 상기 제 8 박막 트랜지스터의 드레인은 상기 제 2 발광 다이오드의 양극 단자에 전기적으로 연결되며, 상기 제 7 박막 트랜지스터, 제 8 박막 트랜지스터의 소스는 전원 음전압에 접속되고,상기 제 9 박막 트랜지스터, 제 10 박막 트랜지스터의 게이트는 제 1 제어 신호에 접속되고, 상기 제 9 박막 트랜지스터, 제 10 박막 트랜지스터의 소스는 전원 음전압에 접속되며, 상기 제 9 박막 트랜지스터의 드레인은 상기 제 1 발광 다이오드의 음극에 전기적으로 연결되고，상기 제 10 박막 트랜지스터의 드레인은 상기 제 2 발광 다이오드의 음극에 전기적으로 연결되며,상기 제 1 제어 신호, 제 2 제어 신호, 제 3 제어 신호는 모두 외부 타이밍 컨트롤러에 의해 제공되고,상기 제 1 박막 트랜지스터, 제 2 박막 트랜지스터, 제 3 박막 트랜지스터, 제 4 박막 트랜지스터, 제 5 박막 트랜지스터, 제 6 박막 트랜지스터, 제 7 박막 트랜지스터, 제 8 박막 트랜지스터, 제 9 박막 트랜지스터 및 제 10 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터, 산화물 반도체 박막 트랜지스터, 또는 비결정 실리콘 박막 트랜지스터인OLED 화소 회로.