GOA DRIVER CIRCUIT AND LIQUID CRYSTAL DISPLAY DEVICEA GOA driver circuit and a liquid crystal display device. The GOA driver circuit comprises a plurality of cascaded GOA units. An Nth-stage GOA unit comprises a pull-up module (102), a pull-up control module (101), a pull-down holding module (103), a download module (105), and a bootstrap capacitor module (104). The pull-up module (102), the pull-down holding module (103), and the bootstrap capacitor module (104) are electrically connected to an Nth-stage gate signal point Qn and an Nth-stage horizontal scanning line Gn, separately. The pull-up control module (101) and the download module (105) are connected to the Nth-stage gate signal point Qn.A gate driver on array (GOA) driver circuit, comprising a plurality of cascaded GOA units, characterized in that a gate driver signal is output to an Nth-stage horizontal scan line Gn on a display zone according to an Nth-stage GOA unit output gate driver signal; the Nth-stage GOA unit comprises a pull-up module, a pull-up control module, a pull-down holding module, a transferring module, and a bootstrap capacitor module; the pull-up module, the pull-down holding module, and the bootstrap capacitor module are electrically connected to an Nth-stage gate signal node Qn; the pull-up module, the pull-down holding module, and the bootstrap capacitor module are electrically connected to an Nth-stage horizontal scan line Gn; the pull-up control module and the transferring module are connected to the Nth-stage gate signal node Qn, wherein the pull-down holding module comprises a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, a tenth transistor, a sixteenth transistor, and a seventeenth transistor; a gate and a drain of the first transistor and a drain of the second transistor are connected with an Nth-stage low-frequency clock signal LCn; a source of the first transistor, a gate of the second transistor, and a drain of the fourth transistor are connected; a source of the second transistor, a drain of the third transistor, a gate of the fifth transistor, a gate of the seventh transistor all are connected to an Nth-stage common node Pn; a drain of the seventh transistor and a drain of the eighth transistor are connected to the Nth-stage gate signal node Qn; a drain of the fifth transistor and a drain of the tenth transistor both are connected to the Nth-stage horizontal scan line; a source of the third transistor, a source of the fourth transistor, a source of the fifth transistor, a source of the seventh transistor, a source of the eighth transistor, and a source of the tenth transistor all are connected to a low supply voltage source to receive a low supply voltage; a drain of the sixteenth transistor is connected to the Nth-stage common node Pn; a gate of the sixteenth transistor is connected to the low supply voltage source to receive the low supply voltage; a gate of the sixteenth transistor is connected to an (N+1)th-stage gate signal node Qn+1; a drain of the seventeenth transistor, a source of the first transistor, and a gate of the second transistor are connected; a gate of the seventeenth transistor is connected to the low supply voltage source to receive the low supply voltage; the gate of the seventeenth transistor is connected to the (N+1)th-stage gate signal node Qn+1; a gate of the eighth transistor and a gate of the tenth transistor is connected to an (N+1)th-stage common node Pn+1; the Nth-stage low-frequency clock signal LCn received by the Nth-stage GOA unit is inverted to the (N+1)th-stage low-frequency clock signal LCn+1 received by the (N+1)th-stage GOA unit.
GOA 구동 회로 및 액정 디스플레이 장치본 발명은 GOA 구동 회로 및 액정 디스플레이 장치를 제공한다. 상기 GOA 구동 회로는 복수 개의 직렬의 GOA 부를 포함하고, 상기 제N급 GOA부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시던스 모듈을 포함하고; 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시던스 모듈은 모두 각각 제N급 그리드 전극 신호 포인트(Qn) 및 제N급 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 풀-업 제어 모듈 및 다운로드 모듈과 제N급 그리드 신호 포인트(Qn)가 연결된다. 복수개의 직렬의 GOA 부를 포함하고, 제N급 GOA 부에 따라 그리드 전극 구동 신호를 디스플레이 구역 제N급 수평 스캐닝 라인(Gn)으로 출력하고, 상기 제N급 GOA 부는 풀-업 모듈, 풀-업 제어 모듈, 풀-다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시턴스 모듈을 포함하고; 상기 풀-업 모듈, 풀-다운 유지 모듈 및 부트스트랩 커패시턴스 모듈은 모두 각각 제N급 그리드 전극 신호 포인트(Qn) 및 제N급 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 상기 풀-업 제어 모듈 및 다운로드 모듈과 제N급 그리드 전극 신호 포인트(Qn)가 연결되고;상기 풀-다운 유지 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제10 박막 트랜지스터, 제16 박막 트랜지스터 및 제17 박막 트랜지스터를 포함하고; 상기 제1 박막 트랜지스터의 그리드 전극과 드레인 전극 및 제2 박막 트랜지스터의 드레인 전극이 연결되어 제N급 저주파 클럭 신호(LCn)가 접입되고, 상기 제1 박막 트랜지스터의 소스 전극, 제2 박막 트랜지스터의 그리드 전극, 제4 박막 트랜지스터의 드레인 전극이 연결되고, 상기 제2 박막 트랜지스터의 소스 전극, 제3 박막 트랜지스터의 드레인 전극, 제5 박막 트랜지스터의 그리드 전극 및 제7 박막 트랜지스터의 그리드 전극이 제 N급 공공 포인트(Pn)에 연결되고; 상기 제7 박막 트랜지스터의 드레인 전극 및 제8 박막 트랜지스터의 드레인 전극과 제N급 그리드 전극 신호 포인트(Qn)가 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극 및 상기 제10 박막 트랜지스터의 드레인 전극과 상기 제N급 수평 스캐닝 라인이 연결되고; 상기 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터 및 제10 박막 트랜지스터의 소스 전극과 기준 저전압원이 연결되어 기준 저전압이 접입되고;상기 제16 박막 트랜지스터의 드레인 전극과 상기 제N급 공공 노드(Pn)가 연결되고, 상기 제16 박막 트랜지스터의 그리드 전극과 기준 저압원이 연결되어 기준 저전압이 접입되고, 상기 제16 박막 트랜지스터의 그리드 전극과 제N+1급 그리드 신호 포인트(Qn+1)가 연결되고;　상기 제17 박막 트랜지스터의 드레인 전극과 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 그리드 전극이 연결되고, 상기 제17 박막 트랜지스터의 그리드 전극과 기준 저압원이 연결되어 기준 저전압이 접입되고, 상기 제17 박막 트랜지스터의 그리드 전극과 제N+1급 그리드 전극 신호 포인트(Qn+1)가 연결되고;상기 제8 박막 트랜지스터 및 제10 박막 트랜지스터의 그리드 전극이 연결되어, 제N+1급 공공 노드(Pn+1)와 연결되고, 상기 제N급 GOA 부에 접입된 제N급 저주파 클럭 신호(LCn) 및 제N+1급 GOA 부에 접입된 제N+1급 저주파 클럭 신호(LCn+1)의 주파수는 같고 위상이 서로 반대인, 　GOA 구동 회로.