METHODS OF MAKING VERTICAL JUNCTION FIELD EFFECT TRANSISTORS AND BIPOLAR JUNCTION TRANSISTORS WITHOUT ION IMPLANTATION AND DEVICES MADE THEREWITHMethods of making semiconductor devices such as vertical junction field effect transistors (VJFETs) or bipolar junction transistors (BJTs) are described. The methods do not require ion implantation. The VJFET device has an epitaxially regrown n-type channel layer and an epitaxially regrown p-type gate layer as well as an epitaxially grown buried gate layer. Devices made by the methods are also described.A method of making a semiconductor device comprising: forming a first etch mask on an n-type source layer, wherein the n-type source layer is on an n-type isolation layer, wherein the n-type isolation layer is on a p-type buried gate layer, wherein the p-type buried gate layer is on an n-type drift layer, wherein the n-type drift layer is on an n-type buffer layer and wherein the n-type buffer layer is on an n-type substrate; selectively etching through the source and isolation layers and into the buried gate layer using the first etch mask to form raised source regions having upper surfaces and sidewalls and exposing buried gate layer adjacent the raised regions; positioning a second etch mask on exposed buried gate layer in a peripheral portion of the device; selectively etching through the buried gate layer using the first and second etch masks to expose n-type drift layer adjacent the raised regions thereby forming a region of p-type material in the peripheral portion of the device having an upper surface and sidewalls, wherein the p-type material in the raised source regions is in contact with the region of p-type material in the peripheral portion of the device; removing the first and second etch masks; epitaxially growing an n-type channel layer on the upper surfaces and sidewalls of the raised regions, on the exposed surfaces of the drift layer adjacent the raised regions and on the region of p-type material in the peripheral portion of the device; selectively etching the n-type channel layer to expose the source layer on the upper surfaces of the raised regions, the drift layer adjacent the raised regions and the upper surface of the region of p-type material in the peripheral portion of the device; epitaxially growing a p-type gate layer on the upper surfaces of the raised regions, on the n-type channel layer on the sidewalls of the raised regions, on the exposed surfaces of the drift layer and on the region of p-type material in the peripheral portion of the device; filling the etched features with a first planarizing material; etching the first planarizing material to remove the epitaxially grown p-type gate layer from the upper surfaces of the raised regions; removing the first planarizing material; depositing an oxide layer on the sidewalls of the raised regions; forming ohmic contacts on the upper surfaces of the raised regions, on the epitaxially grown p-type gate layer adjacent the raised regions and on the epitaxially grown p-type gate layer in the peripheral region of the device; forming an ohmic contact on the substrate layer opposite the buffer layer; depositing etch mask material on the ohmic contact material on the epitaxially grown p-type gate layer and on the ohmic contact material on the upper surfaces of the raised regions such that epitaxially grown channel and gate layer on the sidewalls of the raised regions is not masked; filling the etched features with a second planarizing material; etching the second planarizing material to remove the epitaxially grown p-type gate and n-type channel layers from an upper portion of the sidewalls of the raised regions; removing the second planarizing material and the etch mask material; filling the etched features with a third planarizing material; etching the third planarizing material to expose ohmic contact material on the upper surfaces of the raised regions; selectively etching through the third planarizing material in the peripheral portion of the device to expose ohmic contact material on the epitaxially grown p-type gate layer; forming metal contacts on the ohmic contacts on the upper surfaces of the raised regions; forming a metal contact on the ohmic contact on the epitaxially grown p-type gate layer in the peripheral portion of the device; and forming a metal contact on the ohmic contact on the substrate layer.
이온주입 없이 ＶＪＦＥＴ와 ＢＪＴ를 제조하는 방법 및 그 장치본 발명은 VJFET나 BJT와 같은 반도체소자와 그 제조방법에 관한 것이다. 이 방법은 이온주입이 불필요하다. VJFET는 에피택셜 재성장 N형 채널층, 에피택셜 재성장 P형 게이트층, 및 에피택셜 성장 매립 게이트층을 갖는다. 이 방법으로 제조된 반도체소자들도 제공된다.N형 소스층, N형 격리층, P형 매립 게이트층, N형 표류층, N형 버퍼층 및 N형 기판이 위에서부터 차례로 적층되어 있고, N형 소스층 위에 제1 에치마스크를 형성하는 단계;상기 소스층과 격리층을 관통해 매립 게이트층 안쪽까지 제1 에치마스크를 사용해 선택적으로 에칭하여, 윗면과 측벽을 갖는 소스 돌출부를 형성하고, 이 돌출부에 인접한 매립 게이트층은 노출시키는 단계; 반도체소자 주변부의 노출된 매립 게이트층 위에 제2 에치마스크를 배치하는 단계; 상기 제1 및 제2 에치마스크들을 사용해 매립 게이트층을 관통하도록 선택적으로 에칭하여 돌출부에 인접한 N형 표류층을 노출시켜, 반도체소자 주변부에 윗면과 측벽을 갖는 P형 영역을 형성하며, 돌출부의 P형 물질이 반도체소자 주변부의 P형 영역과 접촉되도록 하는 단계;상기 제1, 제2 에치마스크들을 제거하는 단계; 돌출부의 윗면과 측벽, 돌출부에 인접한 표류층의 노출면, 및 반도체소자 주변부의 P형 영역 위에 N형 채널층을 에피택셜 성장시키는 단계;돌출부 윗면의 소스층, 돌출부에 인접한 드리프트층 및 반도체소자 주변부의 P형 영역의 윗면을 노출시키도록 N형 채널층을 선택적으로 에칭하는 단계;돌출부의 윗면, 돌출부 측벽의 N형 채널, 표류층의 노출면, 및 반도체소자 주변부의 P형 영역 위에 P형 게이트층을 에피택셜 성장시키는 단계;제1 평탄화 물질로 에칭된 부분들을 충전하는 단계;제1 평탄화 물질을 에칭하여, 돌출부의 윗면에서 에피택셜 성장 P형 게이트층을 제거하는 단계; 제1 평탄화 물질을 제거하는 단계;돌출부 측벽에 산화물층을 증착하는 단계;돌출부의 윗면, 돌출부에 인접한 에피택셜 성장 P형 게이트층, 및 반도체소자 주변부의 에피택셜 성장 P형 게이트층 위에 오옴접점들을 형성하는 단계;버퍼층 반대쪽의 기판 표면에 오옴접점을 형성하는 단계;돌출부 측벽의 에피택셜 성장 채널층과 게이트층을 가리지 않도록, 에피택셜 성장 P형 게이트층 위의 오옴접점과 돌출부 윗면의 오옴접점에 에치마스크 재료를 증착하는 단계;에칭된 부분들에 제2 평탄화 물질을 충전하는 단계;제2 평탄화 물질을 에칭하여, 돌출부 측벽의 윗부분에서 에피택셜 성장 P형 게이트층과 N형 채널층을 제거하는 단계;제2 평탄화 물질과 에칭마스크 재료를 제거하는 단계;에칭된 부분들에 제3 평탄화 물질을 충전하는 단계; 제3 평탄화 물질을 에칭하여, 돌출부 윗면의 오옴접점 물질을 노출시키는 단계; 반도체소자 주변부의 제3 평탄화 물질을 관통하도록 선택적으로 에칭하여, 에피택셜 성장 P형 게이트층 위의 오옴접점 물질을 노출시키는 단계; 돌출부 윗면의 오옴접점들 위에 금속접점들을 형성하는 단계; 반도체소자 주변부의 에피택셜 성장 P형 게이트층 위의 오옴접점들 위에 금속접점을 형성하는 단계; 및기판 표면의 오옴접점 위에 금속접점을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.