Method for producing semiconductor device, and semiconductor deviceProvided is a CMOS SGT which uses a gate-last process and is produced by: forming a first and a second fin-shaped silicon layer on a substrate; forming a first insulating film around the first and second fin-shaped silicon layers; forming a first and a second columnar silicon layer in the upper sections of the first and second fin-shaped silicon layers; forming an n-type diffusion layer by injecting impurities into the upper section of the first columnar silicon layer, the upper section of the first fin-shaped silicon layer, and the lower section of the first columnar silicon layer; forming a p-type diffusion layer by injecting impurities into the upper section of the second columnar silicon layer, the upper section of the second fin-shaped silicon layer, and the lower section of the second columnar silicon layer; creating a gate-insulating film and a first and a second polysilicon gate electrode; forming a silicide in the upper sections of the diffusion layers of the upper sections of the first and second fin-shaped silicon layers; depositing an interlayer insulating film; exposing the first and second polysilicon gate electrodes; depositing a metal after etching the first and second polysilicon gate electrodes; and forming a first and a second metal gate electrode.The manufacture method of a semiconductor device is characterized in that, has following step:first step, be on substrate, to form the first fin-shaped silicon layer and the second fin-shaped silicon layer, and the aforementioned first fin-shaped silicon layer and the second fin-shaped silicon layer are to connect and the formation loop in end separately, and around the aforementioned first fin-shaped silicon layer and the second fin-shaped silicon layer, form first dielectric film, and form the first column silicon layer on the top of the aforementioned first fin-shaped silicon layer, form the second column silicon layer on the top of the aforementioned second fin-shaped silicon layer, wherein, the diameter of the aforementioned first column silicon layer is wide identical with the aforementioned first fin-shaped silicon layer, and the diameter of the aforementioned second column silicon layer is wide identical with the aforementioned second fin-shaped silicon layer;second step, be after aforementioned first step, impurity is implanted the aforementioned first column silicon layer top, the aforementioned first fin-shaped silicon layer top and the aforementioned first column silicon layer bottom and formed n type diffusion layer, and impurity is implanted the aforementioned second column silicon layer top, the aforementioned second fin-shaped silicon layer top and the aforementioned second column silicon layer bottom and formed the p-type diffusion layer;third step, be after aforementioned second step, make gate insulating film, the first polysilicon gate electrode, the second polysilicon gate electrode, and polysilicon gate distribution, wherein, aforementioned gate insulating film be cover the aforementioned first column silicon layer and the aforementioned second column silicon layer around and top, and the aforementioned first polysilicon gate electrode and the aforementioned second polysilicon gate electrode are the cover gate dielectric films, and the aforementioned first polysilicon gate electrode, the upper surface of the polysilicon after the aforementioned second polysilicon gate electrode and aforementioned polysilicon gate distribution form is the aforementioned gate insulating film that is positioned at than on the aforementioned n type diffusion layer on the aforementioned first column silicon layer top, and the higher position of aforementioned gate insulating film on the aforementioned p-type diffusion layer on the aforementioned second column silicon layer top;the 4th step after aforementioned third step, is formed at silicide on aforementioned n type diffusion layer top, and the aforementioned p-type diffusion layer top on the aforementioned second fin-shaped silicon layer top on the aforementioned first fin-shaped silicon layer top;the 5th step, after aforementioned the 4th step, pile up interlayer dielectric, expose the aforementioned first polysilicon gate electrode, the aforementioned second polysilicon gate electrode, and aforementioned polysilicon gate distribution, to the aforementioned first polysilicon gate electrode, the aforementioned second polysilicon gate electrode, and after aforementioned polysilicon gate distribution carries out etching, carry out metal accumulation, and form first metal gate electrode, second metal gate electrode, and metal gates distribution, wherein, this metal gates distribution is towards extending with the direction of the aforementioned first fin-shaped silicon layer that is connected in aforementioned first metal gate electrode and second metal gate electrode and the second fin-shaped silicon layer quadrature; andthe 6th step, after aforementioned the 5th step, form first contact site and second contact site, wherein, the aforementioned n type diffusion layer on the aforementioned first column silicon layer top is directly to be connected with aforementioned first contact site, and the aforementioned p-type diffusion layer on the aforementioned second column silicon layer top is directly to be connected with aforementioned second contact site.
반도체 장치의 제조 방법과 반도체 장치 게이트 라스트 프로세스를 이용하여 1개의 더미 패턴으로부터 nMOS SGT와 pMOS SGT를 형성하는 CMOS SGT의 제조 방법과 그 결과인 SGT의 구조를 제공하는 것을 과제로 한다. 기판 위에 제 1 및 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 상부에 제 1 및 제 2 기둥 형상 실리콘층을 형성하는 공정과, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 n형 확산층을 형성하는 공정과, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 p형 확산층을 형성하는 공정과, 게이트 절연막과 제 1 및 제 2 폴리실리콘 게이트 전극을 작성하는 공정과, 상기 제 1 및 상기 제 2 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 공정과, 층간 절연막을 퇴적하고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 노출시키고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 에칭 후, 금속을 퇴적하고, 제 1 및 제 2 금속 게이트 전극을 형성하는 공정을 갖는 것에 의해 상기 과제를 해결한다.기판 위에 제 1 핀 형상 실리콘층(fin-shaped silicon layer)과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층은 각각의 단(end)에서 접속하여 폐루프를 형성하고 있고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층(pillar-shaped silicon layer)을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정-여기서, 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 같고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 같음-과,상기 제 1 공정 후, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 n형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 p형 확산층을 형성하는 제 2 공정과,상기 제 2 공정 후, 게이트 절연막과 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선을 작성하는 제 3 공정-여기서, 상기 게이트 절연막은 상기 제 1 기둥 형상 실리콘층과 상기 제 2 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극은 게이트 절연막을 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선 형성 후의 폴리실리콘의 상면은, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층의 위의 상기 게이트 절연막과 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층의 위의 상기 게이트 절연막보다 높은 위치임-과,상기 제 3 공정 후, 상기 제 1 핀 형상 실리콘층 상부의 상기 n형 확산층 상부와 상기 제 2 핀 형상 실리콘층 상부의 상기 p형 확산층 상부에 실리사이드를 형성하는 제 4 공정과,상기 제 4 공정 후, 층간 절연막을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭 후, 금속을 퇴적하고, 제 1 금속 게이트 전극과 제 2 금속 게이트 전극과 금속 게이트 배선을 형성하는 제 5 공정-여기서, 상기 금속 게이트 배선은 상기 제 1 금속 게이트 전극과 제 2 금속 게이트 전극에 접속하고 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장함-과,상기 제 5 공정 후, 제 1 콘택트와 제 2 콘택트를 형성하는 제 6 공정-여기서, 상기 제 1 기둥 형상 실리콘층 상부의 상기 n형 확산층과 상기 제 1 콘택트는 직접 접속하고, 상기 제 2 기둥 형상 실리콘층 상부의 상기 p형 확산층과 상기 제 2 콘택트는 직접 접속함-을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.