Sub-threshold memory cell circuit with high density and high robustnessA high-density and high-robustness sub-threshold memory cell circuit, having two PMOS transistors P1 and P2 and five NMOS transistors N1?N5, wherein, the each base electrode of the two PMOS transistors and NMOS transistors N3, N4, and N5 is connected with the local grid electrode respectively; the base electrode of the NMOS transistors N1 and N2, are grounded respectively; the NMOS transistor N1 form an phase inverter with the PMOS transistor P1, and the NMOS transistor N2 form another phase inverter with the PMOS transistor P2; the two phase inverters are connected with each other in a cross coupling manner via the cut-off NMOS transistor N5, the output end of the phase inverter N1 and P1 directly connected to the input end of the phase inverter N2 and P2, and the output end of the phase inverter N2 and P2 connected to the input end of the phase inverter N1 and P1 via the cut-off NMOS transistor N5; the NMOS transistor N3 is connected with the write bit line (WBL) of the phase inverter N1 and P1, and the NMOS transistor N4 is connected with the NOT WBL and read word line (RWL) of the phase inverter N2 and P2. A high-density and high-robustness sub-threshold memory cell circuit, which is provide with high-density and high-robustness sub-threshold memory cell circuit with double-end writing and single-end reading features, comprising two PMOS transistors P1 and P2 and five NMOS transistors N1, N2, N3, N4, and N5, all of said seven transistors form the said sub-threshold memory cell circuit; wherein, the each base electrode of the two PMOS transistors and NMOS transistors N3, N4 and N5 is connected with the local grid electrode respectively, the base electrode and source electrode of the NMOS transistors N1 and N2 are grounded respectively, the source electrode of the two PMOS transistors are connected with the supply voltage, the drain electrode and grid electrode of the NMOS transistor N1 are connected with the drain electrode and grid electrode of the PMOS transistor P1, respectively, so as to form a phase inverter; the drain electrode and grid electrode of the NMOS transistor N2 are connected with the drain electrode and grid electrode of the PMOS transistor P2 respectively so as to form another phase inverter; the drain electrode of the NMOS transistor N1 and the drain electrode of the PMOS transistor P1 are connected with the grid electrode of the NMOS transistor N2 and the grid electrode of the PMOS transistor P2 respectively, the connection end between the grid electrode of the NMOS transistor N1 and the grid electrode of the PMOS transistor P1 and the connection end between the drain electrode of the NMOS transistor N2 and the drain electrode of the PMOS transistor P2 are connected with either the source electrode or drain electrode of the NMOS transistor N5 respectively, the grid electrode of the NMOS transistor N5 is connected with the NOT read word line (NOT RWL) of external control signal, the connection end between the drain electrode of the NMOS transistor N1 and the drain electrode of the PMOS transistor P1 and the write bit line are connected with either the source electrode or drain electrode of the NMOS transistor N3 respectively, the grid electrode of the NMOS transistor N3 is connected with the write word line (WWL), the connection end between the drain electrode of the NMOS transistor N2 and the drain electrode of the PMOS transistor P2 and the bit line shared by the NOT write bit line (NOT WBL) and the read bit line (RBL) are connected with either the source electrode or drain electrode of the NMOS transistor N4 respectively, the grid electrode of the NMOS transistor N4 is connected with the word line shared by the write word line (WWL) and the read word line (RWL).
고밀도 및 강건성을 갖춘 서브문턱 메모리 셀 회로본 발명은 고밀도 및 강건성을 가진 서브문턱 메모리 셀 회로에 관한 것으로, 2개의 PMOS 트랜지스터(P1,P2)와 5개의 NMOS 트랜지스터(N1~N5)로 이루어지고, 2개의 PMOS 트랜지스터와 NMOS 트랜지스터(N3,N4,N5)의 각 베이스 전극은 로컬 그리드 전극에 각각 연결되며; NMOS 트랜지스터(N1,N2)의 베이스 전극은 각각 접지되고, NMOS 트랜지스터(N1)는 PMOS 트랜지스터(P1)와 위상 인버터를 형성하고 NMOS 트랜지스터(N2)는 PMOS 트랜지스터(P2)와 다른 위상 인버터를 형성하며, 2개의 위상 인버터는 차단 NMOS 트랜지스터(N5)를 매개로 하여 교차결합방식으로 서로 연결되고, 위상 인버터(N1,P1)의 출력 엔드는 위상 인버터(N2,P2)의 입력 엔드에 직접 연결되며, 위상 인버터(N2,P2)의 출력 엔드는 차단 NMOS 트랜지스터(N5)를 매개로 하여 위상 인버터(N1,P1)의 입력 엔드에 연결되고, NMOS 트랜지스터(N3)는 위상 인버터(N1,P1)의 라이트 비트라인(WBL)과 연결되며, NMOS 트랜지스터(N4)는 위상 인터버(N2,P2)의 NOT WBL과 리드 워드라인(RWL)에 연결된다.2개의 PMOS 트랜지스터(P1,P2)와 5개의 NMOS 트랜지스터(N1,N2,N3,N4,N5)로 이루어지고, 상기 7개의 모든 트랜지스터가 서브문턱 메모리 셀 회로를 형성하는데; 상기 2개의 PMOS 트랜지스터와 NMOS 트랜지스터(N3,N4,N5)의 각 베이스 전극은 로컬 그리드 전극에 개별적으로 연결되고, NMOS 트랜지스터(N1,N2)의 베이스 전극과 소스 전극은 각각 접지되며, 2개의 PMOS 트랜지스터의 소스 전극은 공급 전압에 연결되고, 상기 NMOS 트랜지스터(N1)의 드레인 전극과 그리드 전극은 상기 PMOS 트랜지스터(P1)의 드레인 전극과 그리드 전극에 각각 연결되어, 위상 인버터를 형성하고; 상기 NMOS 트랜지스터(N2)의 드레인 전극과 그리드 전극은 상기 PMOS 트랜지스터(P2)의 드레인 전극과 그리드 전극에 각각 연결되어, 다른 위상 인버터를 형성하며; 상기 NMOS 트랜지스터(N1)의 드레인 전극과 상기 PMOS 트랜지스터(P1)의 드레인 전극은 상기 NMOS 트랜지스터(N2)의 그리드 전극과 상기 PMOS 트랜지스터(P2)의 그리드 전극에 각각 연결되고, 상기 NMOS 트랜지스터(N1)의 그리드 전극과 상기 PMOS 트랜지스터(P1)의 그리드 전극 사이에 연결 엔드(end) 및 상기 NMOS 트랜지스터(N2)의 드레인 전극과 상기 PMOS 트랜지스터(P2)의 드레인 전극 사이에 연결 엔드는 상기 NMOS 트랜지스터(N5)의 소스 전극 혹은 드레인 전극 중 하나에 각각 연결되며, 상기 NMOS 트랜지스터(N5)의 그리드 전극은 외부 제어 신호의 NOT 리드 워드 라인(NOT RWL)과 연결되고, 상기 NMOS 트랜지스터(N1)의 드레인 전극과 상기 PMOS 트랜지스터(P1)의 드레인 전극 사이에 연결 엔드 및 라이트 비트라인은 상기 NMOS 트랜지스터(N3)의 소스 전극 혹은 드레인 전극 중 하나에 각각 연결되며, 상기 NMOS 트랜지서트(N3)의 그리드 전극은 라이트 워드라인(WWL)에 연결되고, 상기 NMOS 트랜지스터(N2)의 드레인 전극과 PMOS 트랜지스터(P2)의 드레인 전극 사이에 연결 엔드 및 NOT 라이트 비트라인(NOT WBL)과 리드 비트라인(RBL)으로 세어드된 비트라인은 상기 NMOS 트랜지스터(N4)의 소스 전극 혹은 드레인 전극 중 하나에 각각 연결되며, 상기 NMOS 트랜지스터(N4)의 그리드 전극은 라이트 워드라인(WWL)과 리드 워드라인(RWL)로 세어드된 워드라인에 연결되어, 더블-엔드 라이트 및 싱글-엔드 판독 특성에 고밀도 및 강건성을 가진 서브문턱 메모리 셀 회로를 구비하는, 고밀도 및 강건성을 가진 서브문턱 메모리 셀 회로.