NON-SWITCHING PRE-AND POST-DISTURB COMPENSATIONAL PULSESIn a method for operating a passive matrix-addessable ferroelectric or electret memory device comprising memory cells in the form of a ferroelectric or electret thin-film polarizable memory material exhibiting hysteresis, particularly a ferroelectric or electret polymer thin film, and a first set of parallel electrodes forming word line electrodes in the device and a second set of parallel electrodes forming bit lines in the device, the word lines being oriented orthogonally to the bit lines, such that the word lines and bit lines are in direct contact with the memory cells, which can be set to either of two polarization states or switched between these by applying a switching voltage larger than a coercive voltage of the memory material between a word line and a bit line, a voltage pulse protocol with at least one disturb generating operation cycle is applied for switching selected addressed cells to determined polarization state. The voltage pulse protocol further comprises a pre-disturb and/or post-disturb cycle before and after the disturb generating operation cycle respectively in order to minimize the effect of disturb voltages on non-addressed memory cells, when such voltages are generated thereto in the operation cycle when it is applied for either a write or read operation.A method for operating a ferroelectric or electret memory device employing passive matrix addressing, wherein said memory device comprises cells in the form of a ferroelectric or electret thin-film polarizable material exhibiting hysteresis, particularly a ferroelectric or electret polymer thin film, and a first and second set of respective parallel electrodes, wherein the electrodes of the first set, termed word lines (WL), are provided in substantially orthogonal relationship to the electrodes of the second set, termed bit lines (BL), wherein the electrodes of said first and second set are provided in direct or indirect contact with the thin-film material of the memory cells, wherein a cell in the device can be set to a polarization state X or Y or switched between these by applying a switching voltage (Vs) larger than a coercive voltage (Vc) corresponding to a coercive field (Ec) of the polarizable material between a word line (WL) and a bit line (BL) addressing the cell, wherein the method comprises a voltage pulse protocol with at least one disturb generating operation cycle for switching selected addressed cells (Ax) to polarization state X, the disturb generating operation cycle involving selected addressed cells located in or at the crossing of addressed word lines (AWL) and selected bit lines (BLx), non-selected addressed cells (Ay) located in the intersection of the addressed word lines and non-selected bit lines (BLy), unaddressed cells (Dx) located in the intersection of unaddressed word lines (UWL) and the selected bit lines, and unaddressed cells (Dy) located in the intersection of the unaddressed word lines and the non-selected bit lines, wherein during the disturb generating operation cycle the potential difference between the addressed word lines and the selected bit lines is equal to the switching voltage, and the potential difference between the addressed word lines and the non-selected bit lines is less than the magnitude of the coercive voltage, and wherein the method is c h a r a c t e r i z e d by introducing a pre-disturb and/or post-disturb cycle before and after the disturb generating operation cycle respectively, during which cells along unaddressed word lines receive non-switching voltages and at least some non-zero voltages, producing pre- and/or post-disturb cell voltage pulses in the respective pre- and/or post disturb cycle by keeping the potential difference between unaddressed word lines and the addressed word line equal to or less than twice the magnitude of the coercive voltage, selecting the selected bit line potentials and non-selected bit line potentials such that the difference to the unaddressed word line potential is less than the magnitude of the coercive voltage and selecting the addressed word line potential such that the addressed cells only may receive voltages with magnitudes larger than the coercive voltage in the direction of the polarization state already set in the addressed cells. 2. A method according to claim 1, characterized by the voltage pulse protocol using a one-third (Vs/3) selecting rule for the potentials on word lines and bit lines.
넌-스위칭 사전 및 사후-방해 보상 펄스들수동 매트릭스-어드레싱가능한 강유전체 또는 일렉트릿 메모리 소자를 동작시키는 방법에서 상기 메모리 소자는 특히 강유전체 또는 일렉트릿 폴리머 박막과 같이 히스테리시스를 나타내는 강유전체 또는 일렉트릿 박막 분극 메모리 물질의 형태인 메모리 셀들, 상기 소자에서 워드 라인 전극들을 형성하는 제 1 세트의 평행 전극들, 및 상기 소자에서 비트 라인들을 형성하는 제 2 세트의 평행 전극들을 포함하며, 상기 워드 라인들은 상기 워드 라인들과 비트 라인들이 상기 메모리 셀들에 직접 접촉되도록 상기 비트 라인들에 직교로 배향되며, 워드 라인과 비트 라인 사이의 메모리 물질의 보자력 전압 보다 더 큰 스위칭 전압을 인가함으로써 2개의 분극 상태들 중 하나로 설정되거나 이들 사이에서 스위칭될 수 있으며, 적어도 하나의 방해 생성 동작 사이클을 갖는 전압 펄스 프로토콜이 선택되는 어드레싱된 셀들을 결정된 분극 상태로 스위칭하기 위해 제공된다. 상기 전압 펄스 프로토콜은 전압들이 기록 또는 판독 동작을 위해 인가되는 경우 동작 사이클에서 방해 전압들이 생성될 때, 어드레싱되지 않는 메모리 셀들에서 방해 전압들의 영향을 최소화하기 위해 상기 방해 생성 동작 사이클 이전 및 이후에 각각 사전-방해 사이클 및/또는 사후-방해 사이클을 추가적으로 포함한다.수동 매트릭스 어드레싱을 사용하는 강유전체 또는 일렉트릿 메모리 소자를 동작시키기 위한 방법으로서, 상기 메모리 소자는 강유전체 또는 일렉트릿 폴리머 박막과 같은 히스테리시스를 나타내는 강유전체 또는 일렉트릿 박막 분극 물질의 형태의 셀들, 및 각각 평행 전극들의 제 1 세트 및 제 2 세트를 포함하고, 워드 라인들(WL)로 지칭되는 상기 제 1 세트의 전극들은 비트 라인들(BL)로 지칭되는 상기 제 2 세트의 전극들에 대해 실질적으로 직교 관계로 제공되며, 상기 제 1 및 제 2 세트의 전극들은 상기 메모리 셀들의 박막 물질과 직접 또는 간접적으로 접촉되게 제공되고, 상기 메모리 소자의 셀은 상기 셀을 어드레싱하는 워드 라인(WL) 및 비트 라인(BL) 사이의 분극 물질의 보자력 필드(EC)에 상응하는 보자력 전압(VC) 보다 더 큰 스위칭 전압을 인가함으로써 분극 상태 X 또는 Y로 설정되거나 이들 사이에서 스위칭될 수 있으며, 상기 방법은 선택되는 어드레싱된 셀들(Ax)을 분극 상태 X로 스위칭하기 위한 하나 이상의 방해(disturb) 생성 동작 사이클을 갖는 전압 펄스 프로토콜을 포함하고, 상기 방해 생성 동작 사이클은 어드레싱된 워드 라인들(AWL)과 선택된 비트 라인들(BLx)의 교차부에 위치된 선택되는 어드레싱된 셀들, 상기 어드레싱된 워드 라인들과 선택되지 않은 비트 라인들(BLy)의 교차부에 위치된 선택되지 않은 어드레싱된 셀들(Ay), 어드레싱되지 않는 워드 라인들(UWL)과 상기 선택된 비트 라인들의 교차부에 위치된 어드레싱되지 않는 셀들(Dx), 및 상기 어드레싱되지 않는 워드 라인들과 상기 선택되지 않은 비트 라인들의 교차부에 위치된 어드레싱되지 않는 셀들(Dy)과 연관되며, 상기 방해 생성 동작 사이클 동안 상기 어드레싱된 워드 라인들과 상기 선택된 비트 라인들 사이의 전위차는 상기 스위칭 전압과 동일하고, 상기 어드레싱된 워드 라인들과 상기 선택되지 않은 비트 라인들 사이의 전위차는 상기 보자력 전압의 크기 보다 작으며, 상기 방법은, 상기 어드레싱되지 않는 워드 라인들을 따라 셀들이 넌-스위칭(non-switching) 전압들 및 적어도 몇몇의 넌-제로(non-zero) 전압들을 수신하는 동안, 상기 방해 생성 동작 사이클 이전 및 이후에 각각 사전-방해(pre-disturb) 사이클 및/또는 사후-방해(post-disturb) 사이클을 도입하는 단계; 상기 어드레싱되지 않는 워드 라인들과 상기 어드레싱된 워드 라인 사이의 전위차를 상기 보자력 전압의 크기의 2배 보다 작거나 같게 유지함으로써 상기 각각의 사전-방해 사이클 및/또는 사후-방해 사이클에서 사전-방해 셀 전압 펄스들 및/또는 사후-방해 셀 전압 펄스들을 형성하는 단계; 상기 어드레싱되지 않는 워드 라인 전위에 대한 차이가 상기 보자력 전압의 크기 미만이 되도록 상기 선택된 비트 라인 전위들과 선택되지 않은 비트 라인 전위들을 선택하는 단계; 및 상기 어드레싱된 셀들만이 상기 어드레싱된 셀들에서 이미 설정된 분극 상태의 방향의 상기 보자력 전압 보다 더 큰 크기를 가진 전압들을 수신할 수 있도록 상기 어드레싱된 워드 라인 전위를 선택하는 단계 를 포함하는 메모리 소자의 동작 방법.