Semiconductor device and method of manufacturing thereofThe present invention addresses the problem of providing a highly integrated static-type memory cell that uses SGTs, and providing a static-type memory cell in which operational stability is secured. The present invention addresses the above-mentioned problems by providing a memory cell characterized by having: driver transistors, each of which is formed from a first gate-insulation film that surrounds the circumference of an island-formed semiconductor, a gate electrode having a first face in contact with the first gate insulation film, and a first conductive type high concentration semiconductor arranged at the upper and lower parts of the island-like semiconductor; load transistors, each of which is formed from a second gate insulation film having a first face in contact with a second face of the gate electrode, an arc-formed semiconductor formed so as to come in contact with a portion of the second face of the second gate insulation film, and a second conductive type high concentration semiconductor arranged at the upper and lower parts of the arc-like semiconductor; and gate wirings, each extending from a respective gate electrode and comprising the same material as the gate electrode, the upper face of the gate wiring being lower than the upper end of the second conductive type high concentration semiconductor.Semiconductor device is characterized in that having:be disposed at the 1st inverter of the 1st row the 1st row;be disposed at the 2nd inverter of the 2nd row the 2nd row;be disposed at the 2nd access transistor of the 1st row the 2nd row; andbe disposed at the 1st access transistor of the 2nd row the 1st row;wherein, the 1st inverter has: the 1st driving transistors, the 1st load transistor and the 1st gate wirings,serve as reasons following assembly of the 1st driving transistors constitutes:be enclosed in the 1st island semiconductor around on the 1st gate insulating film;its 1st face is adjacent to the 1st gate electrode of the 1st gate insulating film;be disposed at the 1st the 1st conductive high concentration semiconductor on the top of the 1st island semiconductor; andbe disposed at the 2nd the 1st conductive high concentration semiconductor of the bottom of the 1st island semiconductor;serve as reasons following assembly of the 1st load transistor constitutes:its 1st face is adjacent to the 2nd the 2nd gate insulating film of the 1st gate electrode;the 1st arcuation semiconductor that forms with mode in abutting connection with a part of the 2nd of the 2nd gate insulating film;be disposed at the 1st the 2nd conductive high concentration semiconductor on the semi-conductive top of the 1st arcuation; andbe disposed at the 2nd the 2nd conductive high concentration semiconductor of the semi-conductive bottom of the 1st arcuation;the 1st gate wirings is from the extension of the 1st gate electrode and by constituting with the 1st gate electrode identical materials;the 2nd inverter has: the 2nd driving transistors, the 2nd load transistor and the 2nd gate wirings,serve as reasons following assembly of the 2nd driving transistors constitutes:be enclosed in the 2nd island semiconductor around on the 3rd gate insulating film;its 1st face is adjacent to the 2nd gate electrode of the 3rd gate insulating film;be disposed at the 3rd the 1st conductive high concentration semiconductor on the top of the 2nd island semiconductor; andbe disposed at the 4th the 1st conductive high concentration semiconductor of the bottom of the 2nd island semiconductor;serve as reasons following assembly of the 2nd load transistor constitutes:the 2nd arcuation semiconductor that forms with mode in abutting connection with a part of the 2nd of the 4th gate insulating film, wherein, the 1st of the 4th gate insulating film for being adjacent to the 2nd of the 2nd gate electrode;be disposed at the 3rd the 2nd conductive high concentration semiconductor on the semi-conductive top of the 2nd arcuation; andbe disposed at the 4th the 2nd conductive high concentration semiconductor of the semi-conductive bottom of the 2nd arcuation;the 2nd gate wirings is from the extension of the 2nd gate electrode and by constituting with the 2nd gate electrode identical materials;the 2nd access transistor is for having:at least a portion be adjacent to the 3rd island semiconductor around on the 5th gate insulating film;part is adjacent to the 3rd gate electrode of the 5th gate insulating film;be disposed at the 5th the 1st conductive high concentration semiconductor on the top of the 3rd island semiconductor; andbe disposed at the 6th the 1st conductive high concentration semiconductor of the bottom of the 3rd island semiconductor;the 1st access transistor is for having:at least a portion be adjacent to the 4th island semiconductor around on the 6th gate insulating film;part is adjacent to the 4th gate electrode of the 6th gate insulating film;be disposed at the 7th the 1st conductive high concentration semiconductor on the top of the 4th island semiconductor; andbe disposed at the 8th the 1st conductive high concentration semiconductor of the bottom of the 4th island semiconductor;the upper surface of the 1st gate wirings is low than the 1st the semi-conductive upper end of the 2nd conductive high concentration;the upper surface of the 2nd gate wirings is low than the 3rd the semi-conductive upper end of the 2nd conductive high concentration.
반도체 장치와 그 제조 방법SGT 를 사용한 고집적의 스태틱형 메모리 셀을 제공하는 것, 또한, 동작 안정성을 확보한 스태틱형 메모리 셀을 제공하는 것을 과제로 한다. 제 1 섬상 반도체의 주위 상을 둘러싸는 제 1 게이트 절연막과, 제 1 게이트 절연막에 제 1 면이 접한 제 1 게이트 전극과, 제 1 섬상 반도체의 상부에 배치된 제 1 의 제 1 도전형 고농도 반도체와, 제 1 섬상 반도체의 하부에 배치된 제 2 의 제 1 도전형 고농도 반도체, 로 제 1 드라이버 트랜지스터를 구성하고, 제 1 게이트 전극의 제 2 면에 제 1 면이 접한 제 2 게이트 절연막과, 제 2 게이트 절연막의 제 2 면의 일부에 접하도록 형성된 제 1 호상 반도체와, 제 1 호상 반도체의 상부에 배치된 제 1 의 제 2 도전형 고농도 반도체와, 제 1 호상 반도체의 하부에 배치된 제 2 의 제 2 도전형 고농도 반도체, 로 제 1 로드 트랜지스터를 구성하고, 제 1 게이트 전극으로부터 연장되는 제 1 게이트 전극과 동일한 재료로 이루어지는 제 1 게이트 배선, 을 갖고, 제 1 게이트 배선의 상면은, 제 1 의 제 2 도전형 고농도 반도체의 상단보다 낮은 것을 특징으로 함으로써, 상기 과제를 해결한다.제 1 섬상 반도체의 주위 상을 둘러싸는 제 1 게이트 절연막과,제 1 게이트 절연막에 제 1 면이 접한 제 1 게이트 전극과,제 1 섬상 반도체의 상부에 배치된 제 1 의 제 1 도전형 고농도 반도체와,제 1 섬상 반도체의 하부에 배치된 제 2 의 제 1 도전형 고농도 반도체,로 제 1 드라이버 트랜지스터를 구성하고, 제 1 게이트 전극의 제 2 면에 제 1 면이 접한 제 2 게이트 절연막과, 제 2 게이트 절연막의 제 2 면의 일부에 접하도록 형성된 제 1 호상 (弧狀) 반도체와,제 1 호상 반도체의 상부에 배치된 제 1 의 제 2 도전형 고농도 반도체와,제 1 호상 반도체의 하부에 배치된 제 2 의 제 2 도전형 고농도 반도체,로 제 1 로드 트랜지스터를 구성하고, 제 1 게이트 전극으로부터 연장되는 제 1 게이트 전극과 동일한 재료로 이루어지는 제 1 게이트 배선,을 갖는 1 행 1 열째에 배치되는 제 1 인버터와,제 2 섬상 반도체의 주위 상을 둘러싸는 제 3 게이트 절연막과,제 3 게이트 절연막에 제 1 면이 접한 제 2 게이트 전극과,제 2 섬상 반도체의 상부에 배치된 제 3 의 제 1 도전형 고농도 반도체와,제 2 섬상 반도체의 하부에 배치된 제 4 의 제 1 도전형 고농도 반도체,로 제 2 드라이버 트랜지스터를 구성하고,제 2 게이트 전극의 제 2 면에 제 1 면이 접한 제 4 게이트 절연막의 제 2 면의 일부에 접하도록 형성된 제 2 호상 반도체와,제 2 호상 반도체의 상부에 배치된 제 3 의 제 2 도전형 고농도 반도체와,제 2 호상 반도체의 하부에 배치된 제 4 의 제 2 도전형 고농도 반도체,로 제 2 로드 트랜지스터를 구성하고, 제 2 게이트 전극으로부터 연장되는 제 2 게이트 전극과 동일한 재료로 이루어지는 제 2 게이트 배선,을 갖는 2 행 2 열째에 배치되는 제 2 인버터와,제 3 섬상 반도체의 주위 상에 적어도 일부에 접한 제 5 게이트 절연막과,제 5 게이트 절연막에 일부가 접한 제 3 게이트 전극과,제 3 섬상 반도체의 상부에 배치된 제 5 의 제 1 도전형 고농도 반도체와,제 3 섬상 반도체의 하부에 배치된 제 6 의 제 1 도전형 고농도 반도체,를 갖는 1 행 2 열째에 배치되는 제 2 액세스 트랜지스터와,제 4 섬상 반도체의 주위 상에 적어도 일부에 접한 제 6 게이트 절연막과,제 6 게이트 절연막에 일부가 접한 제 4 게이트 전극과,제 4 섬상 반도체의 상부에 배치된 제 7 의 제 1 도전형 고농도 반도체와,제 4 섬상 반도체의 하부에 배치된 제 8 의 제 1 도전형 고농도 반도체,를 갖는 2 행 1 열째에 배치되는 제 1 액세스 트랜지스터,를 갖고,제 1 게이트 배선의 상면은, 제 1 의 제 2 도전형 고농도 반도체의 상단보다 낮고, 제 2 게이트 배선의 상면은, 제 3 의 제 2 도전형 고농도 반도체의 상단보다 낮은 것을 특징으로 하는 반도체 장치.