METHOD OF MANUFACTURING A SPLIT-GATE FLASH MEMORY CELL WITH ERASE GATEA method of forming a memory device with memory cells in a memory area, and logic devices in first and second peripheral areas. The memory cells each include a floating gate, a word line gate and an erase gate, and each logic device includes a gate. The oxide under the word line gate is formed separately from a tunnel oxide between the floating and erase gates, and is also the gate oxide in the first peripheral area. The word line gates, erase gates and gates in both peripheral areas are formed from the same polysilicon layer. The oxide between the erase gate and a source region is thicker than the tunnel oxide, which is thicker than the oxide under the word line gate.A method of forming a memory device, comprising:providing a semiconductor substrate having a memory area, a first peripheral area and a second peripheral area;forming a first insulation layer on a surface of the substrate in the memory, first peripheral and second peripheral areas;forming a first polysilicon layer on the first insulation layer in the memory, first peripheral and second peripheral areas;removing the first polysilicon layer from the first peripheral and second peripheral areas, and removing portions of the first polysilicon layer from the memory area, leaving a first polysilicon block of the first polysilicon layer in the memory area, wherein the first polysilicon block has first and second opposing ends;removing portions of the first insulation layer that are not disposed under the first polysilicon block;forming a source region in the substrate adjacent the first end of the first polysilicon block in the memory area;forming a second insulation layer on the surface of the substrate in the second peripheral area;forming a third insulation layer that wraps around an upper edge at the first end of the first polysilicon block;forming a fourth insulation layer on the surface of the substrate over the source region in the memory area;forming a fifth insulation layer on the surface of the substrate in the memory area adjacent the second end of the first polysilicon block, and on the surface of the substrate in the first peripheral area;forming a second polysilicon layer on the second, third, fourth and fifth insulation layers in the memory, first peripheral and second peripheral areas;removing portions of the second polysilicon layer, leaving a second polysilicon block of the second polysilicon layer on the fourth insulation layer and over the source region, a third polysilicon block of the second polysilicon layer on the fifth insulation layer in the memory area laterally adjacent to the second end of the first polysilicon block, a fourth polysilicon block of the second polysilicon layer on the fifth insulation layer in the first peripheral area, and a fifth polysilicon block of the second polysilicon layer on the second insulation layer in the second peripheral area;forming a drain region in the substrate adjacent the third polysilicon block in the memory area;forming a second source region in the substrate adjacent a first side of the fourth polysilicon block;forming a second drain region in the substrate adjacent a second side of the fourth polysilicon block opposition of the first side of the fourth polysilicon block;forming a third source region in the substrate adjacent a first side of the fifth polysilicon block;forming a second drain region in the substrate adjacent a second side of the fifth polysilicon block opposition of the first side of the fifth polysilicon block.
소거 게이트를 갖는 분리형 게이트 플래시 메모리 셀을 제조하는 방법메모리 영역에 메모리 셀들, 그리고 제1 및 제2 주변 영역들에 로직 디바이스들을 갖는 메모리 디바이스를 형성하는 방법. 메모리 셀들은 각각 플로팅 게이트, 워드 라인 게이트 및 소거 게이트를 포함하고, 각각의 로직 디바이스는 게이트를 포함한다. 워드 라인 게이트 아래의 산화물은 플로팅 게이트와 소거 게이트 사이의 터널 산화물과는 별도로 형성되고, 또한 제1 주변 영역 내의 게이트 산화물이다. 워드 라인 게이트들, 소거 게이트들 및 둘 모두의 주변 영역들 내의 게이트들은 동일한 폴리실리콘 층으로 형성된다. 소거 게이트와 소스 영역 사이의 산화물은 워드 라인 게이트 아래의 산화물보다 더 두꺼운 터널 산화물보다 더 두껍다.메모리 디바이스를 형성하는 방법으로서,메모리 영역, 제1 주변 영역 및 제2 주변 영역을 갖는 반도체 기판을 제공하는 단계;상기 메모리 영역, 제1 주변 영역 및 제2 주변 영역에서 상기 기판의 표면 상에 제1 절연 층을 형성하는 단계;상기 메모리 영역, 제1 주변 영역 및 제2 주변 영역에서 상기 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계;상기 제1 주변 영역 및 제2 주변 영역으로부터 상기 제1 폴리실리콘 층을 제거하고, 상기 메모리 영역으로부터 상기 제1 폴리실리콘 층의 부분들을 제거하여, 상기 메모리 영역에 상기 제1 폴리실리콘 층의 제1 폴리실리콘 블록을 남기는 단계 - 상기 제1 폴리실리콘 블록은 서로 반대편에 있는 제1 단부 및 제2 단부를 가짐 -;상기 제1 폴리실리콘 블록 아래에 배치되지 않은 상기 제1 절연 층의 부분들을 제거하는 단계;상기 메모리 영역에서 상기 제1 폴리실리콘 블록의 상기 제1 단부에 인접하게 상기 기판 내에 소스 영역을 형성하는 단계;상기 제2 주변 영역에서 상기 기판의 상기 표면 상에 제2 절연 층을 형성하는 단계;상기 제1 폴리실리콘 블록의 상기 제1 단부에서 상부 에지를 둘러싸는 제3 절연 층을 형성하는 단계;상기 메모리 영역에서 상기 소스 영역 위에 상기 기판의 상기 표면 상에 제4 절연 층을 형성하는 단계;상기 제1 폴리실리콘 블록의 상기 제2 단부에 인접하게 상기 메모리 영역에서 상기 기판의 상기 표면 상에, 그리고 상기 제1 주변 영역에서 상기 기판의 상기 표면 상에 제5 절연 층을 형성하는 단계;상기 메모리 영역, 제1 주변 영역 및 제2 주변 영역에서 상기 제2 절연 층, 제3 절연 층, 제4 절연 층 및 제5 절연 층 상에 제2 폴리실리콘 층을 형성하는 단계;상기 제2 폴리실리콘 층의 부분들을 제거하여, 상기 제4 절연 층 상에 그리고 상기 소스 영역 위에 상기 제2 폴리실리콘 층의 제2 폴리실리콘 블록을, 상기 제1 폴리실리콘 블록의 상기 제2 단부에 측방향으로 인접하게 상기 메모리 영역에서 상기 제5 절연 층 상에 상기 제2 폴리실리콘 층의 제3 폴리실리콘 블록을, 상기 제1 주변 영역에서 상기 제5 절연 층 상에 상기 제2 폴리실리콘 층의 제4 폴리실리콘 블록을, 그리고 상기 제2 주변 영역에서 상기 제2 절연 층 상에 상기 제2 폴리실리콘 층의 제5 폴리실리콘 블록을 남기는 단계;상기 메모리 영역에서 상기 제3 폴리실리콘 블록에 인접하게 상기 기판 내에 드레인 영역을 형성하는 단계;상기 제4 폴리실리콘 블록의 제1 측면에 인접하게 상기 기판 내에 제2 소스 영역을 형성하는 단계;상기 제4 폴리실리콘 블록의 상기 제1 측면 반대편의 상기 제4 폴리실리콘 블록의 제2 측면에 인접하게 상기 기판 내에 제2 드레인 영역을 형성하는 단계;상기 제5 폴리실리콘 블록의 제1 측면에 인접하게 상기 기판 내에 제3 소스 영역을 형성하는 단계;상기 제5 폴리실리콘 블록의 상기 제1 측면 반대편의 상기 제5 폴리실리콘 블록의 제2 측면에 인접하게 상기 기판 내에 제2 드레인 영역을 형성하는 단계를 포함하는, 방법.