Semiconductor storage deviceThe present invention provides a loadless 4T-SRAM configured from a vertical transistor SGT, the loadless 4T-SRAM having a small SRAM cell area. A static-type memory cell is configured by four MOS transistors, wherein the MOS transistors are SGTs which are formed on a bulk substrate and of which the drain, gate, and source are arranged in a perpendicular direction; the gate of an access transistor functioning as a wide line is shared by multiple cells that are adjacent to one another in the horizontal direction; and one contact to the wide line is formed per multiple cells. As a consequence, it is possible to provide a CMOS-type loadless 4T-SRAM having an extremely small memory cell area.A semiconductor storage unit, possess a plurality of static type memory cells that are arranged with 4 mos transistor on substrate, it is characterized in that,each person performance of aforementioned 4 mos transistor as the 1st and the access transistor of 2pmos, with the 1st and the function of the driver transistor of 2nmos, the 1st and the access transistor of 2pmos in order to keep memory cell data in order to supply with electric charge and access memory, and the 1st and the driver transistor of 2nmos for the data of read memory unit in order to drive memory node;the aforementioned the 1st and the access transistor of 2pmos in,p type the 1st diffusion layer, the 1st columnar semiconductor layers and p type the 2nd diffusion layer vertically are configured on substrate to stratum, and aforementioned the 1st columnar semiconductor layers be configured in the bottom that is formed at aforementioned the 1st columnar semiconductor layers aforementioned the 1st diffusion layer, and be formed between aforementioned the 2nd diffusion layer on top of aforementioned the 1st columnar semiconductor layers, be formed with the 1st grid in the sidewall of aforementioned the 1st columnar semiconductor layers;the aforementioned the 1st and the driver transistor of 2nmos in,n-type the 3rd diffusion layer, the 2nd columnar semiconductor layers and n-type the 4th diffusion layer vertically are configured on substrate to stratum, and aforementioned the 2nd columnar semiconductor layers be configured in the bottom that is formed at aforementioned the 2nd columnar semiconductor layers aforementioned the 3rd diffusion layer, and be formed between aforementioned the 4th diffusion layer on top of aforementioned the 1st columnar semiconductor layers, be formed with the 2nd grid in the sidewall of aforementioned the 2nd columnar semiconductor layers;the arrangement that is adjacent to each other of the access transistor of aforementioned 1pmos and the driver transistor of aforementioned 1nmos;the arrangement that is adjacent to each other of the access transistor of aforementioned 2pmos and the driver transistor of aforementioned 2nmos;be formed with to give in a plurality of memory cells common 1st trap of current potential to this substrate in aforesaid substrate;being formed at aforementioned p type the 1st diffusion layer of bottom of access transistor of aforementioned 1pmos and aforementioned n-type the 3rd diffusion layer of bottom that is formed at the driver transistor of aforementioned 1nmos is connected to each other;aforementioned aforementioned p type the 1st diffusion layer connected to one another and n-type the 3rd diffusion layer performance are as the function of the 1st memory node of the data that are stored in memory cell in order to maintenance;in order to prevent the leakage between aforementioned n-type the 3rd diffusion layer or p type the 1st diffusion layer and aforementioned the 1st trap, between aforementioned n-type the 3rd diffusion layer or p type the 1st diffusion layer and aforementioned the 1st trap with bottom than the element separating layer also shallow mode form the 1st leakage prevention diffusion layer had with aforementioned the 1st trap opposite conductivity type;aforementioned the 1st leakage prevention diffusion layer directly is connected with aforementioned p type the 1st diffusion layer or n-type the 3rd diffusion layer;being formed at aforementioned p type the 1st diffusion layer of bottom of access transistor of aforementioned 2pmos and aforementioned n-type the 3rd diffusion layer of bottom that is formed at the driver transistor of aforementioned 2nmos is connected to each other;aforementioned aforementioned p type the 1st diffusion layer connected to one another and n-type the 3rd diffusion layer performance are as the function of the 2nd memory node of the data that are stored in memory cell in order to maintenance;in order to prevent the leakage between aforementioned n-type the 3rd diffusion layer or p type the 1st diffusion layer and aforementioned the 1st trap, between aforementioned n-type the 3rd diffusion layer or p type the 1st diffusion layer and aforementioned the 1st trap with bottom than the element separating layer also shallow mode form the 2nd leakage prevention diffusion layer had with aforementioned the 1st trap opposite conductivity type;aforementioned the 2nd leakage prevention diffusion layer directly is connected with aforementioned p type the 1st diffusion layer or n-type the 3rd diffusion layer;the aforementioned the 1st and each person's of the driver transistor of aforementioned 2pmos grid by the 1st gate wirings, be connected to each other, aforementioned the 1st gate wirings is connected to each other and forms the word line by each person's of the access transistor of the aforementioned the 1st and aforementioned 2pmos in a plurality of memory cells more than 2 with adjacency grid;respectively at a plurality of memory cells of adjacency, form ...
반도체 기억 장치종형 트랜지스터 SGT 로 구성된 Loadless4T-SRAM 에 있어서, 작은 SRAM 셀 면적을 실현한다. 4 개의 MOS 트랜지스터를 이용하여 구성된 스태틱형 메모리 셀에 있어서, 상기 MOS 트랜지스터는 벌크 기판 상에 형성된 드레인, 게이트, 소스가 수직 방향으로 배치된 SGT 이고, 액세스 트랜지스터의 게이트를 워드 라인으로 하여 가로 방향에 인접하는 복수의 셀로 공통화하고, 워드 라인에 대한 컨택트를 복수의 셀마다 1 개 형성함으로써, 매우 작은 메모리 셀 면적을 갖는 CMOS 형 Loadless4T-SRAM 을 실현할 수 있다.4 개의 MOS 트랜지스터가 기판 상에 배열된 복수의 스태틱형 메모리 셀을 구비한 반도체 기억 장치로서,상기 4 개의 MOS 트랜지스터의 각각은, 메모리 셀 데이터를 유지하기 위해서 전하를 공급함과 함께 메모리에 액세스하기 위한 제 1 및 제 2 PMOS 의 액세스 트랜지스터와, 메모리 셀의 데이터를 판독하기 위해서 기억 노드를 구동하는 제 1 및 제 2 NMOS 의 드라이버 트랜지스터로서 기능하고,상기 제 1 및 제 2 PMOS 의 액세스 트랜지스터에 있어서,P 형의 제 1 확산층, 제 1 주상 반도체층 및 P 형의 제 2 확산층이, 기판 상에 수직 방향으로 계층적으로 배치되고, 상기 제 1 주상 반도체층은 상기 제 1 주상 반도체층의 저부에 형성되는 상기 제 1 확산층과 상기 제 1 주상 반도체층의 상부에 형성되는 상기 제 2 확산층 사이에 배치되고, 상기 제 1 주상 반도체층의 측벽에 제 1 게이트가 형성되어 있고,상기 제 1 및 제 2 NMOS 의 드라이버 트랜지스터에 있어서,N 형의 제 3 확산층, 제 2 주상 반도체층 및 N 형의 제 4 확산층이, 기판 상에 수직 방향으로 계층적으로 배치되고, 상기 제 2 주상 반도체층은 상기 제 2 주상 반도체층의 저부에 형성되는 상기 제 3 확산층과 상기 제 2 주상 반도체층의 상부에 형성되는 상기 제 4 확산층 사이에 배치되고, 상기 제 2 주상 반도체층의 측벽에 제 2 게이트가 형성되어 있고,상기 제 1 PMOS 의 액세스 트랜지스터 및 상기 제 1 NMOS 의 드라이버 트랜지스터는, 서로 인접하여 배열되고,상기 제 2 PMOS 의 액세스 트랜지스터 및 상기 제 2 NMOS 의 드라이버 트랜지스터는, 서로 인접하여 배열되고,상기 기판에는 그 기판에 전위를 부여하기 위한 복수의 메모리 셀에 공통의 제 1 웰이 형성되고,상기 제 1 PMOS 의 액세스 트랜지스터의 저부에 형성되는 상기 P 형의 제 1 확산층 및 상기 제 1 NMOS 의 드라이버 트랜지스터의 저부에 형성되는 상기 N 형의 제 3 확산층은 서로 접속되고,상기 서로 접속된 상기 P 형의 제 1 확산층 및 N 형의 제 3 확산층은, 메모리 셀에 기억되는 데이터를 유지하기 위한 제 1 기억 노드로서 기능하고,상기 N 형의 제 3 확산층 또는 P 형의 제 1 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위해서, 상기 N 형의 제 3 확산층 또는 P 형의 제 1 확산층과 상기 제 1 웰 사이에 상기 제 1 웰과 반대의 도전형을 갖는 제 1 리크 방지 확산층의 저부가 소자 분리층보다 얕아지도록 형성되고,상기 제 1 리크 방지 확산층은, 상기 P 형의 제 1 확산층 또는 N 형의 제 3 확산층과 직접 접속되고,상기 제 2 PMOS 의 액세스 트랜지스터의 저부에 형성되는 상기 P 형의 제 1 확산층 및 상기 제 2 NMOS 의 드라이버 트랜지스터의 저부에 형성되는 상기 N 형의 제 3 확산층은 서로 접속되고,상기 서로 접속된 상기 P 형의 제 1 확산층 및 N 형의 제 3 확산층은, 메모리 셀에 기억되는 데이터를 유지하기 위한 제 2 기억 노드로서 기능하고,상기 N 형의 제 3 확산층 또는 P 형의 제 1 확산층과 상기 제 1 웰 사이의 리크를 방지하기 위해서, 상기 N 형의 제 3 확산층 또는 P 형의 제 1 확산층과 상기 제 1 웰 사이에 상기 제 1 웰과 반대의 도전형을 갖는 제 2 리크 방지 확산층의 저부가 소자 분리층보다 얕아지도록 형성되고,상기 제 2 리크 방지 확산층은, 상기 P 형의 제 1 확산층 또는 N 형의 제 3 확산층과 직접 접속되어 있고,상기 제 1 및 상기 제 2 PMOS 의 드라이버 트랜지스터의 각각의 게이트는 제 1 게이트 배선에 의해 서로 접속되고, 상기 제 1 게이트 배선은 인접하는 2 이상의 복수의 메모리 셀에 있어서의 상기 제 1 및 상기 제 2 PMOS 의 액세스 트랜지스터의 각각의 게이트와 서로 접속됨으로써 워드선을 형성하고 있고,인접하는 복수의 메모리 셀마다, 워드선인 상기 제 1 게이트 배선 상에 제 1 컨택트가 형성되는 것을 특징으로 하는 반도체 기억 장치.