WATCHDOG FOR MONITORING A PROCESSORThe invention relates to a watchdog for monitoring a processor (PC). The watchdog (WDG) sends messages (MSG) to the processor (PC) which subsequently sends back its own status information and optionally the status information of system components (SC) and the test results thereof at pre-determined times as answers (ANS) to the watchdog (WDG). The watchdog (WDG) comprises at least one event store (ES) in the form of, e.g. a shift register (SR) in which the watchdog (WDG) records the history of the answers (ANS) and examines samples in erroneous answers. The recording is generated by a trigger event which can be the reception of individual answers and/or the end of scheduled reception periods. According to the samples, signallings are carried out on the processor and/or other system components, which optionally introduce measures and adapt their structure and/or the implemented programmes and/or the priority of said implementations.One kind includes clock generator for the method by monitor (wdg) monitoring processor (pc), the monitor (ctr)；result memory (es) comprising n result memory unit, wherein n is greater than 1 positive integer；for by message (msg) the first exciting bank (qstm) of the processor (pc) is sent to from the monitor (wdg)；and for assessing the first assessment device (aval) of the response of processor (pc) is stated, the response is that the processor answers the monitor (wdg) message (msg) and be sent to the monitor (wdg), wherein in the methodby n information (inf1to infn) be buffered in n result memory unit of the result memory (es), wherein n a cache information (inf1to infn) from 1 to n serial number, wherein to n cache information (inf1to infn) in each distribution from 1 to a result memory position in n result memory position of n serial number, and wherein n cache information (inf1to infn) each of have at least one first information component,by the monitor (wdg) xiang suoshu processor (pc) send may relate to the processor (pc) itself and in addition the message (msg) of system component (sc),response (ans) is sent according to these message (msg) xiang suoshu monitor (wdg) by the processor (pc),the monitor (wdg) is commented the response (ans) of the processor (pc) by means of first assessment device (aval) estimate for ' correct ' or ' incorrect ',wherein-- if the content of response (ans) is consistent at least one possible expectation content, and-- if the response (ans) is received within the reception period (b) of pre-determining by the monitor (wdg),then replying (ans) is ' correct ', andwherein-- if the content of response (ans) is not consistent at least one possible expectation content, orif -- the monitor (wdg) does not receive the response (ans) within the reception period (b) of the pre-determining,then replying (ans) is ' incorrect ', andin response (ans) for receiving the processor (pc) every time in the result memory (es)-- j-th of result from the result memory unit for deleting the result memory (es) in the result memory (es) cache information (such as inf in memory locationj), wherein 1≤j≤n,-- by remaining [n-1] a cache information (infk) respectively from corresponding k-th of result memory position (pk, wherein 1≤k ≤ m and k ≠ j) it is displaced to other result memory position (pk', wherein k' ≠ k and 1≤k'≤n), wherein l≤k≤n and k ≠ j, and-- at least will to the result of the assessment for the response (ans) of the processor (pc) received according to for ' correct ' or the value of ' incorrect ' and be used as the jth on result memory position ' a cache information (such as infj') at least new first point amount, remaining (n-1) a cache information (inf1to infn) in there is no information to be displaced in the result memory position.
프로세서를 감시하기 위한 와치독본 발명은 프로세서(PC)를 감시하기 위한 와치독에 관한 것이다. 이 와치독(WDG)은 프로세스(PC)로 메세지들(MSG)을 보내고 프로세스는 이어서 그 자체 상태 정보 및 선택적으로 시스템 구성요소들(SC)의 상태 정보 및 그 테스트 결과들을 와치독(WDG)에게 응답(ANS)으로서 미리 결정된 횟수로 다시 보낸다. 와치독(WDG)은 적어도 하나의 결과 메모리(ES)를 예를 들어 시프트 레지스터(SR)의 형태로 포함하는데, 여기에 와치독(WDG)은 응답들(ANS)의 히스토리를 기록하고 또한 오류있는 응답들에 있어서의 패턴들을 검사한다. 기록은 개별적인 응답들의 수신 및/또는 스케줄링된 수신 시간 간격들의 종료일 수 있는, 트리거 이벤트에 의해 생성된다. 패턴들에 따라, 프로세서 및/또는 다른 시스템 구성요소들 상에서 시그널링이 수행되는데, 선택적으로 측정들이 도입되고 이들의 구조 및/또는 구현된 프로그램들 및/또는 이 구현들의 우선순위가 적용된다. 와치독(WDG)을 이용해 프로세서(PC)를 감시하기 위한 방법에 있어서, 상기 와치독(WDG)은, 클럭 생성기(CTR), n 결과 메모리 셀들을 가진 결과 메모리(ES), 상기 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 제1 자극 수단(QSTM), 및 상기 와치독(WDG)의 메세지들에 응답하여 상기 프로세서(PC)에 의해 상기 와치독(WDG)으로 전송되는 상기 프로세서(PC)의 응답들의 평가를 위한 제1 평가 수단(AVAL)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이때 상기 방법에 있어서, - n 정보 항목들(Inf1 내지 Infn)은 상기 결과 메모리(ES)의 n 결과 메모리 셀들로 버퍼링되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)은 1부터 n까지 연속적으로 넘버링되고, 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링된 n 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 포함하고, - 상기 와치독(WDG)은 상기 프로세서(PC) 그 자체에 및 다른 시스템 구성요소들(SC)에 관련될 수 있는 메세지들(MSG)을 상기 프로세서(PC)로 전송하도록 작동가능하고, - 상기 프로세서(PC)는 이 메세지들(MSG)에 종속하여 상기 와치독(WDG)으로 응답들(ANS)을 전송하도록 작동가능하고, - 상기 와치독(WDG)은, 상기 제1 평가 수단(AVAL)을 이용해, 상기 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로 평가하도록 작동가능하고, - 이때 - 그 내용이 적어도 하나의 가능한 예상된 내용과 일치한다면, 또한 - 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신된다면, 응답(ANS)은 "맞음"이고, 또한- 이때 - 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않는다면, 또한 - 상기 응답(ANS)이 상기 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신되지 않는다면, 응답은 "틀림"이고, 또한- 상기 결과 메모리(ES)에, 상기 프로세서(PC)의 응답(ANS)의 각각의 수신시, - 상기 결과 메모리(ES)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 버퍼링된 정보 항목(예.Infj)이 이 결과 메모리(ES)로부터 삭제되고, 이때 1≤j≤n이고, - 나머지 [n-1] 버퍼링된 정보 항목들(Infk)은, 이때 1≤j≤n, k≠j이고, 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤n, k≠j)로부터 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤n)로 각각 천이되고, 또한 - 상기 나머지 [n-1] 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 어떠한 것도 천이되지 않는 상기 결과 메모리 위치에서 적어도 j'번째 버퍼링된 정보 항목(예.Infj')의 새로운 제1 위치로서, 적어도 "맞음" 또는 "틀림"에 대한 값에 대응하여 상기 프로세서(PC)의 수신된 응답(ANS)의 평가의 결과가 사용되는, 방법.