現在ASCIIで記述したノードとノードとのつながりを図面に変換するアルゴリズムを探します。  
特に、Synopsys VerdiのようにVerilog
HDL/VHDLコードからきれいな理解しやすい回路図を生成したい。どんなアルゴリズムでこれを果たすことができますか。  
ノードの形は何でも構いません。

[![画像の説明をここに入力](https://i.stack.imgur.com/9A6Bw.png)](https://i.stack.imgur.com/9A6Bw.png)
CC BY-SA 4.0
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question
アルゴリズム hdl
ASCIIで記述した回路を図面に変換するアルゴリズムを探す