VHDL初心者です。  
下記の記述例をみて勉強中です。  
<http://kivantium.hateblo.jp/entry/2016/02/25/232858>

state=1 の receiving において  
elsif counter=1500 then  
とありますがビットの中間で受信データを読み取るためには  
32MHz/(9600x2)=1666  
にするべきだと思うのですが、なぜ1500にされたのか  
教えてください。
CC BY-SA 4.0
2019-08-07T05:28:41.670
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2019-08-07T09:02:57.507
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question
vhdl
VHDLタイミング定数について教えてください。
おそらくですが、パルス幅がありますので、ぴったりど真ん中にする必要は無いのだと思います。
CC BY-SA 4.0
2019-08-07T09:02:57.507
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answer